▲ 제32회 한국반도체학술대회(KCS)에서 제8회 강대원상(소자/공정 분야)을 수상한 SK하이닉스 이강욱 부사장(PKG개발 담당)

SK하이닉스 이강욱 부사장(PKG개발 담당)이 지난 13일 강원도 정선에서 열린 제32회 한국반도체학술대회(Korean Conference on Semiconductors, KCS)에서 제8회 강대원상(소자/공정 분야)*을 수상하는 영예를 안았다.

모스펫*, 플로팅게이트* 개발 등 반도체 산업에 기념비적 발자취를 남긴 故 강대원 박사의 업적을 기리고자 제정된 이 상은 그동안 반도체 전공정인 소자 및 공정 분야의 저명한 교수들에게 수여됐는데, 소자/공정 분야에서는 올해 처음으로 후공정인 ‘반도체 패키징 분야의 기업인’에게 수여돼 많은 관심을 받고 있다.

뉴스룸은 이강욱 부사장을 만나 자세한 수상 소감과 공적을 들어봤다.

“큰 상 수상에 영광… SK하이닉스의 위상과 역량 인정받는 것”

이강욱 부사장은 글로벌 학계 및 업계에서 3차원 패키징* 및 집적 회로 분야에 대한 연구 개발을 27년 이상 이어 온 반도체 패키징 분야의 최고 기술 전문가다.

2000년 일본 도호쿠 대학에서 박사 학위를 받은 그는 미국 렌슬리어 공과대학 박사 후 연구원, 일본 도호쿠 대학 교수를 거쳐 2018년 SK하이닉스에 합류했다. 국내 최초로 TSV* 기술 개발에 성공한 이 부사장은 SK하이닉스 입사 후 HBM*2E(3세대)에 MR-MUF* 기술을 적용하며 ‘AI 메모리 성공 신화’의 기틀을 마련했다는 평가를 받는다.

▲ 제32회 한국반도체학술대회(KCS)에서 제8회 강대원상(소자/공정 분야)을 수상한 SK하이닉스 이강욱 부사장(오른쪽)

“TSV 기반 3차원 패키징 연구 성과들은 다양한 분야에서 상용화되고 있는데, 가장 대표적인 제품이 HBM입니다. SK하이닉스의 독자적 패키징 기술인 ‘MR-MUF’는 고난도의 HBM 제품을 높은 제조 수율과 양산성을 가지고 안정적으로 대량 생산할 수 있도록 해주었고, 핵심 특성인 열 방출 성능도 개선해 주었습니다. 이 기술은 HBM2E에 처음 적용되어 SK하이닉스가 글로벌 AI 메모리 리더로 도약하는 데 기여했는데요. 지속적인 기술 고도화를 거쳐 HBM3 및 HBM3E에도 성공적으로 적용되면서, SK하이닉스가 HBM 시장 우위를 굳건히 하는 데 큰 힘이 되었습니다.”

패키징의_가치를_증명하다_SK하이닉스_이강욱_부사장_기업인_최초_강대원상 수상_08_기타_사진_2025이 부사장은 굵직한 공적만큼 특출한 수상 이력도 자랑한다. 지난해 한국인 최초로 받은 ‘IEEE EPS 어워드 전자제조기술상[관련기사]’이 그것이다. 올해는 강대원상이라는 이력을 추가했는데, 그는 이번 수상이 특히 각별하다는 소감을 전했다.

“업계에서도 의미가 큰 상을 받게 돼 영광입니다. 무엇보다 SK하이닉스의 위상 그리고 PKG개발 조직의 높은 역량을 인정받은 듯해 보람찹니다. 과분한 상이지만, 반도체 산업 발전에 더 많이 기여하라는 뜻으로 생각하겠습니다. 함께 노력해 준 PKG개발 구성원분들에게도 감사 인사를 전합니다.”

“반도체 혁신 중심에 ‘패키징 기술’과 ‘원팀 협업’ 있어”

이 부사장이 강대원상 수상을 더욱 값지게 여기는 이유는 ‘최초의 패키징 분야 기업인 수상자’란 타이틀 때문이기도 하다.

“반도체 기술 발전의 패러다임이 미세화 중심에서 패키징 중심으로 바뀌는 등 전공정만큼 후공정의 역할도 커졌습니다. 혁신을 이루기 위한 기업의 역할도 매우 중요해졌죠. 즉, 반도체 혁신의 중심에 패키징 기술과 기업이 있다는 것인데요. 저의 수상은 이러한 사실을 다시 한 번 상기시킨 계기가 됐다고 생각합니다.”

이 부사장은 패키징 기술이 더 중요해질 것으로 내다보기도 했다. 패키징 기술의 진화가 새로운 산업의 성장으로 이어지고 있고, 향후에는 패키징 역량이 기업 생존을 좌우하고 기업 가치를 결정하는 핵심 요소가 된다는 것이 그의 설명이다. 아울러 이 부사장은 “패키징 기술을 확보해 반도체 패권을 강화하려는 글로벌 업체 간 경쟁은 이미 시작됐다”며 “PKG개발은 탄탄한 기술력과 원팀 협업을 기반으로 패권 경쟁에 대응할 것”이라고 강조했다.

“PKG개발 구성원들은 실패를 두려워하지 않는 도전 정신, 발생한 문제는 끝까지 해결한다는 강한 집념을 갖고 있습니다. 이것이 바로 PKG개발이 보유한 압도적 기술력의 원천입니다. 이에 더해 SK하이닉스의 강한 원팀 문화가 반도체 혁신을 성공적으로 이끈 원동력 입니다. 덕분에 MR-MUF 기술을 성공적으로 도입하고 HBM 시장을 선점하는 성과를 낼 수 있었습니다. 앞으로도 우리 조직은 도전 정신과 원팀 마인드를 바탕으로 미래 시장에 대응하고, 또 다른 혁신을 만들어 갈 것입니다.”

“첨단 패키징 기술 확보하고, 도전하는 개발 환경 조성할 것”

한편, 이강욱 부사장은 미래 시장에 대응하기 위해 두 가지 계획을 마련해 두었다고 밝혔다. ▲HBM 패키징 기술 고도화 ▲칩렛* 기반 이종 결합 기술의 확보 등이다.

“AI 시스템의 대용량·고성능·에너지 효율화 요구를 충족하려면 HBM 패키징 기술의 지속적 혁신이 필요합니다. 이를 위해 MR-MUF 기술 고도화, 하이브리드 본딩* 등 차세대 기술 개발에 역량을 쏟고 있습니다. 중장기적으로는 칩렛 기술로 2.5D, 3D SiP* 등을 구현해 메모리 센트릭*에 대응할 것입니다. 이 과정에서 팬아웃 웨이퍼 레벨 패키징*, 하이브리드 본딩 등으로 칩 간 연결성을 높여 성능을 향상시키고 에너지 효율을 높이는 ‘첨단 패키징 기술’을 확보해 나가고자 합니다.”

결과적으로 이 부사장은 소자, 공정, 설계, 패키징이 유기적으로 결합된 ‘토탈 반도체 솔루션(Total Semiconductor Solution)’을 완성하고, 이를 회사의 핵심 경쟁력으로 성장시킨다는 전략이다.

관련해 구성원에게는 “도전 정신과 원팀 마인드를 지속해서 발휘한다면 충분히 이뤄낼 수 있는 목표”라고 당부했다. 또한, “좋은 제품을 넘어 세상을 바꿀 기술을 개발한다는 큰 목표를 갖길 바란다”며 “구성원들이 퍼스트무버로서 새로운 길을 개척해 나갈 수 있도록 적극 지원하겠다”고 덧붙였다.

“IEEE EPS 어워드에 이어 강대원상이라는 큰 상을 받게 돼 무거운 책임감을 느낍니다. 후배 엔지니어들이 마음껏 도전할 수 있는 환경을 조성하는 것이 제 역할이라 생각하고, 반도체 산업을 선도하는 기업인으로서 SK하이닉스와 대한민국 반도체 산업의 경쟁력을 높이는 데 최선을 다하겠습니다.”

SK하이닉스 김춘환 부사장(R&D공정 담당)이 지난달 27일 서울 삼성동 코엑스에서 열린 ‘2024 산업기술 R&D 종합대전’에서 산업기술진흥(기술개발 부문) 유공자로 선정돼 은탑산업훈장을 받았다.

R&D대전은 국내 연구·개발(R&D) 성과를 알리고, 산·학·연 협력을 촉진하고자 산업통상자원부가 주관하는 연례행사다. 이 자리에서는 기술 진흥 및 신기술 실용화에 공이 큰 기술인을 포상하는 ‘산업기술진흥 유공 및 대한민국 기술대상’ 시상식이 진행된다.

산업훈장은 산업기술진흥 유공의 최고상격으로, 김 부사장은 이 부문에서 은탑산업훈장 수상의 영예를 안았다. D램과 낸드 플래시를 아우르며 국내 반도체 기술력 향상에 기여한 공을 인정받은 것이다.

▲ 2024 산업기술 R&D 종합대전에서 은탑산업훈장을 받은 SK하이닉스 김춘환 부사장(첫 번째 사진 오른쪽, 두 번째 사진 왼쪽 세 번째)

김 부사장은 “요소기술*을 원천으로 수익성 높은 고성능 제품을 성공적으로 양산한 공적을 인정받았다”며 “이는 모든 구성원의 헌신과 노력으로 맺은 결실”이라고 소감을 밝혔다. 이어 그는 “함께 한 구성원 모두에게 감사 인사를 전하며 앞으로 더 많은 분에게 수상의 기회가 돌아가길 기대한다”고 덧붙였다.

뉴스룸은 혁신 기술로 회사와 산업을 빛낸 김 부사장을 만나 이야기를 나눴다.

HBM 핵심 요소기술, TSV의 기반을 다지다

1992년 SK하이닉스에 입사한 김춘환 부사장은 32년간 메모리 반도체 연구에 매진하며 첨단기술 개발을 이끈 주역이다. 특히 그는 HBM의 핵심인 TSV(Through Silicon Via) 요소기술을 개발하는 데 크게 기여했는데, 개발 선행 단계부터 참여해 15년간 연구를 이어오며, HBM 공정의 기틀을 마련한 것으로 평가받는다.

김 부사장은 TSV 개발에 열을 올렸던 2008년 당시를 회상했다.

“TSV는 칩에 미세한 구멍을 뚫어 상·하단 칩을 전극으로 연결하고 적층하여 고용량, 고대역폭을 구현하는 기술입니다. 개발 초기에는 고도의 정밀성과 미세한 제어가 요구되다 보니 난이도가 정말 높았는데요. 특히 금속층 증착과 회로 패턴 형성 과정에서 어려움이 상당히 컸습니다.”

당시 김 부사장을 비롯한 개발진은 문제를 풀어내고자 유관 부서들과 머리를 맞대고 해결책을 모색했다. 치열한 협업 끝에 SK하이닉스는 ‘R&D의 요소기술 개발 > 제조/기술의 양산 품질 고도화 > 패키징’으로 이어지는 개발 모델을 완성했고, HBM 시장이 열리는 시점에 맞춰 제품을 내놓을 수 있었다.

▲ SK하이닉스 김춘환 부사장이 수상한 2024 산업기술 R&D 종합대전 은탑산업훈장

하지만 오랜 연구 끝에 내놓은 제품이 곧바로 실적으로 이어지진 않았다. 초기에는 높은 공정 비용 대비 시장 수요가 적은 탓에 수익성을 확보하기 어려웠기 때문이다. 김 부사장은 “그럼에도 경영진의 확고한 믿음과 지원이 있어 프로젝트를 이어갈 수 있었다”고 밝혔다.

“TSV 공정 기술 안정화와 인프라 구축에 중점을 두고 연구 개발에 더욱 매진했습니다. 양산 품질 개선 활동도 진행해 마침내 HBM 양산에 성공하게 됐는데요. 이 모든 성과의 단초였던 TSV는 현재 MR-MUF*와 함께 HBM의 핵심 경쟁력이 됐습니다.”

D램·낸드 요소기술, 풀스택 AI 메모리의 기반이 되다

김 부사장의 성취는 TSV에 그치지 않는다. 그는 10나노급 5세대(1b) D램 미세 공정에 EUV* 장비를 도입해 업계 최고 수준의 생산성과 원가 경쟁력을 확보했고 이를 6세대(1c) D램에도 확대 적용했다. 또, 그는 HKMG* 기술을 D램에 적용해 메모리 성능·효율을 높이는 등 선단기술*에서 눈에 띄는 성과를 냈다.

낸드 분야의 혁신도 돋보인다. 김 부사장은 Gate W Full Fill* 기술로 신뢰성을 높여 수율 안정성을 확보했고, 이를 통해 생산성을 높이는 데 기여했다. 또한, 웨이퍼 본딩(Wafer Bonding) 기술을 개발해 초고층 낸드를 생산하는 데 필요한 핵심 요소기술을 확보했다.

이 같은 결실은 회사가 ‘풀스택 AI 메모리 프로바이더(Full Stack AI Memory Provider)*’로 도약하는 데 중요한 마중물이 됐다.

“1b D램 기반의 HBM3E는 선단기술과 TSV 노하우를 집대성한 결과물로 볼 수 있습니다. 또, 초고속·저전력의 LPDDR5X·LPDDR5T는 HKMG 기술 덕분에 개발할 수 있었죠. 이밖에 R&D 요소기술을 기반으로 개발한 낸드 및 SSD 제품은 원가, 성능, 품질 측면에서 세계 최고 수준의 경쟁력을 증명했고, 웨이퍼 본딩 기술은 초고층 낸드 개발의 방향성을 잡는 데 중요한 역할을 하고 있습니다.”

김 부사장은 기술 개발뿐만 아니라 생태계 육성에도 힘썼다. 국내외 반도체 학회 강연에 나서며 R&D 노하우를 공유했고, 소재·부품·장비 협력사와의 기술 협력에도 꾸준히 힘써왔다.

이런 성공 스토리를 만들어 내기까지 그는 ‘도전 정신’과 ‘원팀’의 중요성이 컸다고 강조한다.

“R&D 조직은 도전 정신을 바탕으로 한계를 정면으로 돌파하며 원가 경쟁력을 갖춘 기술을 개발하고 있습니다. 여기에 원팀 문화가 더해지며 시너지 효과가 창출됐죠. 특히 수많은 조직이 참여해 전사 기술 방향을 논의하는 등 견고한 협업 체계가 기술 리더십을 확보하는 데 큰 힘이 됐습니다.”

끝으로, 김 부사장은 AI라는 큰 변화에 맞서 나가기 위해 구성원들이 가져야 할 마음가짐을 언급했다.

“신규 요소기술 정의부터 기술 개발 착수, 안정적 제품 양산까지 전 과정에서 조직이 하나되어야만 목표를 달성할 수 있습니다. 또, 요소기술을 적기에 개발하려면 실패를 두려워하지 말고 지속해서 도전하고 시도해야 합니다. 많은 변화가 있겠지만, 멈추지 않고 성장을 추구합시다. 퍼스트 무버로서 기술 리더십을 발휘한다면 세계 최고의 SK하이닉스로 성장할 수 있을 것입니다.”

한편, 여전히 시장에서는 고성능 반도체 기술을 요구하고 있다. 고용량 확보를 위한 웨이퍼 집적도 기술 발전의 한계를 해소하면서 고성능 제품의 시장 요구사항을 충족시키기 위해 등장한 솔루션이 바로 어드밴스드 패키징(Advanced Packaging) 기술이다.

어드밴스드 패키징은 매우 복잡하고 다양한 기술을 포함하지만, 핵심은 패키징에서의 연결 즉, ‘패키징 인터커넥션(Interconnection)’ 기술이다. 이 글에서는 패키징 기술의 진화 발전과 이에 기여하고 있는 SK하이닉스의 기술력 및 성과를 다뤄보고자 한다.

어드밴스드 패키징에서 인터커넥션의 중요성

우선 반도체 칩은 제품의 성능을 고려한 ‘패키징’을 통해 전력을 공급받고 신호를 교환하며 동작한다. 그래서 패키징 기술력에 따라 제품의 속도, 밀도, 기능에 큰 영향을 미치기 때문에 패키징 인터커넥션 기술은 끊임없이 변화하고 발전하고 있다.

팹(Fab)에서 미세 패턴을 구현하기 위해 여러가지 공정이 개발되었다면, 패키징 공정에서는 인터커넥션 기술을 발전시키기 위한 전방위적인 연구가 진행되고 있다. 그 결과 아래 네 가지 유형의 인터커넥션 기술이 개발되어 오고 있다.

▲ 인터커넥션 기술 유형별 대표적인 제품의 사양(예시)

1) 와이어 본딩(Wire Bonding)

와이어 본딩은 가장 먼저 개발된 인터커넥션 기술이다. 대표적으로 금, 은, 구리와 같은 전기적 특성이 우수한 재료를 와이어로 사용하여 칩과 기판을 연결하는 데 사용했다. 이는 비용적인 측면에서 가장 효율적이고 신뢰성 높은 인터커넥션 기술이지만, 연결되는 물리적인 길이가 길기 때문에 최근 고속 동작이 요구되는 최신 장치에는 적합하지 않다. 따라서 와이어 본딩은 고속 동작을 요구하지 않는 모바일 D램과 낸드 칩에 주로 채용되고 있다.

2) 플립 칩 본딩(Flip Chip Bonding)

플립 칩 본딩은 와이어 본딩보다 전기 경로의 길이가 수십분의 1로 짧아져 고속 동작이 가능하다. 그리고 이 기술은 웨이퍼 레벨에서 패키지가 진행되기 때문에 칩 레벨에서 진행되는 와이어 본딩에 비해 생산성도 우수하다. 또한, 칩 전면에 범프(Bump)*를 형성할 수 있기 때문에 더 많은 수의 데이터 출입구(이하 I/O)를 연결해 데이터 처리 속도까지 높일 수 있다. 이런 장점으로 CPU, GPU 및 고속 D램 칩의 패키징에 널리 사용된다.

그러나 플립 칩 본딩은 다수의 칩을 적층하기 어려워 고밀도를 필요로 하는 메모리 제품에 불리하다. 또, 범프와 유기 PCB 사이 간격의 한계로 인해 더 많은 I/O를 연결하는 데는 제한이 있다. 이러한 한계를 극복하기 위해 TSV 본딩이 개발되었다.

3) TSV 본딩(Through Silicon Via Bonding)

고밀도가 요구되는 칩 간 연결 시 플립 칩 본딩을 사용하는 대신 TSV* 본딩은 칩에 구멍을 뚫고 전극을 연결하기 위해 금속과 같은 전도성 물질을 채워 칩을 수직으로 연결한다. TSV 본딩이 적용된 웨이퍼를 제조하고, 패키징을 통해 상단과 하단에 마이크로 범프를 형성하여 이 범프들을 수직 연결하는 방식으로 여러 칩을 쌓을 수 있다. 이 TSV를 통해 범프를 수직으로 연결하는 것이 가능해졌기 때문에 다수의 칩을 적층할 수 있었다.

초기 TSV 본딩은 4단 적층으로 시작하여 8단으로 증가했고, 최근에는 12단까지 적층할 수 있게 되었다. 올해 4월 SK하이닉스는 세계 최초 12단 적층 HBM3 개발에 성공했다[관련기사]. 일반적으로 TSV를 활용하여 범프를 본딩하는 공법은 열압착(Thermal Compression) 기반 비전도성접착필름(Non-Conductive Film, NCF)*이지만 SK하이닉스는 MR-MUF* 공정을 적용하여 적층에 필요한 압력을 낮출 수 있고 MR(Mass Reflow)의 특징인 자기 정렬*이 가능했기에, SK하이닉스는 세계 최초로 12단 적층 HBM3 개발이라는 성과를 달성할 수 있었다[관련기사].

▲ 올해 4월 SK하이닉스가 TSV 본딩 패키징 기술을 적용해 세계 최초로 개발한 12단 적층 HBM3

지금까지 설명한 와이어 본딩, 플립 칩 본딩, TSV 본딩은 다양한 영역에서 각 제품의 목적에 맞게 적용되어 패키징 공정에서 활용되고 있다. 하지만, 최근에는 구리와 구리를 직접 본딩하는 새로운 인터커넥션 기술이 등장했다. 이는 구리 하이브리드 본딩이 그것이다.

4) 칩렛(Chiplet)*을 활용한 하이브리드 본딩(Hybrid Bonding)

‘하이브리드(Hybrid)’라는 용어는 두 가지 유형의 계면(면과 면 사이의) 본딩*이 동시에 형성되는 것을 말하기 위해 사용된다. 하나는 산화물 면과 면 사이의 본딩이고, 다른 하나는 구리와 구리 사이의 본딩이 동시에 일어난다.

사실 이 기술은 이미 수년 전부터 CIS(CMOS Image Sensor)를 대량 생산하는 데 적용되었던 기술이다. 다만 이 기술이 최근 다시 주목받는 이유는 칩렛(Chiplet)의 개념이 확대되었기 때문이다. 칩렛은 기능별로 분리된 개별 칩을 패키징으로 다시 연결하여 다양한 기능을 하나의 칩으로 구현하는 기술이다.

칩렛이 주목받는 이유는 비용 효율성 측면에서의 장점이다. 하나의 칩에 모든 기능을 구현하려면 칩 크기가 커지고, 이는 웨이퍼 수율 손실로 이어진다. 또한 칩의 일부 영역은 비용이 많이 드는 복잡한 기술 영역이 있는 반면, 저렴한 레거시 기술로 완성할 수 있는 영역이 있는데, 만약 칩이 분리되지 않는다면 아주 작은 면적에만 복잡한 기술을 필요로 하는 경우라도 칩 전체에 해당 기술을 적용해야 해야 하기에 제조 공정이 비싸진다. 하지만 칩렛 기술에서는 칩 기능을 분리할 수 있어 필요한 기술을 선별적으로 적용할 수 있기 때문에 비용 절감이 가능하다.

칩렛 기술의 개념은 10여년 전부터 논의 되었으나 칩을 상호 연결할 수 있는 패키징 기술이 부족하여 활성화되지 않았다. 그러나 최근 C2W(Chip-to-Wafer)의 하이브리드 본딩 기술의 발전으로 칩렛 기술 채택이 가속화되기 시작했다. C2W 하이브리드 본딩은 여러 가지 장점을 가지고 있다.

첫째, 솔더 프리(Solder-Free) 본딩이 가능하여 본딩 레이어의 두께를 줄이고 전기 경로를 짧게 하여 저항을 낮출 수 있다. 이로 인해 마치 단일 칩처럼 성능 저하 없이 고속으로 작동할 수 있다.

둘째, 구리와 구리를 직접 연결함으로써 범프의 간격을 획기적으로 줄일 수 있다. 보통 솔더를 사용할 때, 범프 간격을 10μm(마이크로미터) 이하로 구현하기 어렵지만, 구리-구리 직접 본딩 공정을 적용하는 하이브리드 본딩의 경우에는 범프 간격을 μm이하 수준으로 줄일 수 있어 칩을 설계하는 데 있어 유연성이 높아진다.

셋째, 향후 더욱 중요해질 패키징의 특징 중 하나인 방열 특성이 개선된다. 마지막으로 앞서 언급한 것과 같이 본딩 층의 두께와 범프 간격이 줄어들면서 패키징의 크기를 획기적으로 줄일 수 있다.

그러나 하이브리드 본딩도 해결해야 할 과제가 있다. 견고한 품질을 확보하기 위해서 이물질 제어를 나노미터 단위 수준으로 개선해야 하고, 본딩 레이어의 평탄도를 조절해야 할까도 큰 과제이다. 한편, SK하이닉스는 이러한 하이브리드 본딩 기술을 HBM 제품에 적용해 12단 적층 HBM을 넘어 다음 HBM 제품에 회사의 최첨단 패키징 솔루션을 적용할 계획이다.

하이브리드 본딩으로 패키징 기술을 고도화하는 SK하이닉스

SK하이닉스는 12단 적층 HBM의 다음 제품인 고용량, 고적층 HBM에 하이브리드 본딩을 적용할 계획으로 기술을 개발하고 있다. 지난 2022년에는 HBM2E에 하이브리드 본딩을 적용하여 8단 적층을 구현하고 전기 테스트까지 완료하여 기본적인 신뢰성을 확보한 바 있다. 이는 지금까지 대부분의 하이브리드 본딩이 단층 레이어 본딩, 즉 두 개의 칩을 면대면으로 적층하는 방식으로 이루어진 것과 비교해 상당한 성과였다. SK하이닉스의 HBM2E는 하나의 기본 다이와 8개의 D램 다이를 성공적으로 쌓았고, 이는 2024년 출시 예정인 다음 HBM 제품에서 이 성과를 뛰어넘을 것으로 생각된다.

하이브리드 본딩은 모든 패키징 업계에서 가장 주목받고 있는 기술로 많은 회사가 해당 기술 발전을 주도하기 위해 노력하고 있다. 앞서 언급했듯이, 하이브리드 본딩은 수많은 장점을 가지고 있지만 여전히 갈 길이 멀다. SK하이닉스는 선도적인 HBM 기술을 바탕으로 하이브리드 본딩 외에도 다양한 패키징 기술을 개발하여 패키징 기술과 플랫폼 솔루션을 전례 없는 수준으로 끌어올리며 패키징 기술 리더십을 공고히 할 것이다.

“We Do Future Technology”

미래 인재를 위한 반도체 기술 해설 시리즈

어려운 반도체 최첨단 기술 용어, SK하이닉스 실무진이 핵심만 쏙쏙 뽑아서 알려드립니다.

‘고대역폭 메모리 반도체 HBM(High Bandwidth Memory)’, 얼핏 보면 어려운 단어 같지만 쪼개보면 아주 쉬운 뜻이다. 대역폭은 데이터 전송 속도를 뜻하며, 대역폭이 높다는 것은 데이터를 빠르게 전송할 수 있다는 의미다. 풀어보면 HBM은 데이터를 빨리 전송할 수 있는 메모리 반도체란 뜻이다.

4차 산업시대의 핵심은 ‘많은 데이터’다. 그리고 수많은 데이터를 처리하기 위해서는 데이터를 담는 메모리 반도체도 함께 발전해야 한다. 더 많은 데이터를 더 빠르게 전송하기 위해 탄생한 메모리가 바로 HBM이다.

HBM을 최초로 개발한 곳은 어딜까? 바로 SK하이닉스다.
SK하이닉스는 어떻게 세계 최초로 HBM을 구현할 수 있었을까? 영상에서 그 답을 확인해보자.

4차 산업혁명 시대의 개막과 함께 인공지능(AI), 5G, 자율주행 등의 첨단기술이 확산되자 고성능, 초소형 반도체 수요가 폭증하고 있다. 이에 반도체가 솔루션화돼 최고의 성능을 선보이고 높은 부가가치를 발휘할 수 있도록 하는 ‘패키징(Packaging)’ 기술이 주목받고 있다.

SK하이닉스 역시 아낌없는 투자와 끊임없는 기술 개발로 패키징 사업에 힘을 실으며 미래 경쟁력을 확보하는 데 집중하고 있다. 이에 뉴스룸은 PKG개발 조직 양승택 PL, 문기일 PL, 박진우 PL, 손호영 PL을 만나 컨벤셔널 패키지(Conventional Package), TSV(Through Silicon Via.), FO-WLP(Fan Out-Wafer Level Package) 등 SK하이닉스 패키징 기술의 현재와 미래에 대해 들어봤다.

패키징 기술이 곧 미래 경쟁력, 메모리 제품의 가치 높이는 핵심으로 우뚝

웨이퍼(Wafer) 위에 회로를 형성하는 전(前)공정을 거친 반도체 칩(Chip)은, 패키지(Package)와 테스트(Test)로 이뤄진 후(後)공정을 진행한다. 칩에는 수많은 미세 전기 회로가 집적돼 있으나, 그 자체로는 반도체로서의 역할을 수행할 수 없다. 패키지 공정은 칩이 제 역할을 할 수 있도록 외부와 전기적으로 연결하고, 외부 환경으로부터 보호하는 역할을 한다. 또한 반도체가 발산하는 열(Thermal)을 효율적으로 배출하도록 발열을 제어하는 것 역시 패키징 영역이다.

반도체 기술이 고도화되며 제품의 속도가 빨라지고, 기능이 많아짐에 따라 열 문제는 점점 더 심각해지고 있어 반도체 패키지의 냉각 기능(Thermal Dissipation)이 중요해지고 있다. 더불어 칩 속도가 빠르다 해도 시스템으로 나가는 전기적 연결 통로는 패키지에서 만들어지는 만큼, 빨라진 칩의 속도에 대응하기 위해 패키지 역시 빠른 속도로 구현돼야 하는 시점이다. 따라서 고용량(High Density), 초고속(High Speed), 저전력(Low Power), 소형화(Small From Factor), 고신뢰성(High Reliability) 반도체 시장을 위한 최첨단 패키징 기술이 매우 중요하다.

▲ 양승택 PL

“고성능 디바이스가 제 성능을 발휘하기 위해서는 패키징 기술이 매우 중요합니다. 예를 들어 많은 데이터를 한번에 송수신하기 위해서는 외부로 연결되는 수많은 전기적 경로를 형성해야 하는데, 이 역할을 수행하는 것이 바로 패키지 공정이죠. 패키징 기술은 여러 개의 칩을 적층해 기존 칩의 4배, 16배 이상의 용량을 만들어내기도 하고, 여러 종류의 칩을 조합해 시스템(System)을 만들어내기도 합니다. 패키징 기술에 따라 제품의 부가가치가 높아지죠. 이제는 패키징 기술의 발전 없이 칩의 기술만으로는 미래 시장의 우위를 선점할 수 없는 시대가 됐습니다”

SK하이닉스 패키징 기술, 어떻게 발전해 왔나?

이처럼 반도체 패키지는 △기계적 보호 △전기적 연결 △기계적 연결 △열 방출 등의 역할을 수행하고 있다. 즉, 반도체 칩을 EMC(Epoxy Mold Compound)¹⁾와 같은 패키지 재료로 감싸 외부의 기계적 및 화학적 충격으로 보호해준다. 또한 물리적/전기적으로 칩을 시스템과 연결해 칩이 동작하기 위한 전원을 공급하고, 원하는 기능을 할 수 있도록 신호를 입력 및 출력할 수 있도록 하며, 반도체 제품이 동작 시 발행하는 열을 방출해주는 역할도 한다.

반도체를 패키징하는 방식은 웨이퍼에서 분리해 낸 개별 칩에 패키징 공정을 적용하는 전통적인 컨벤셔널 패키지(Conventional Package)와 공정 일부 또는 전체가 웨이퍼 단계에서 진행되고 나중에 단품으로 잘라지는 웨이퍼 레벨 패키지(Wafer Level Package, WLP)로 분류할 수 있다.

1) EMC(Epoxy Molding Compound): 경화제나 촉매의 존재하에 3차원 경화가 가능한 비교적 분자량이 작은 수지로서 기계적, 전기 절연 및 온도 저항 특성이 매우 우수한 열경화성 플라스틱

SK하이닉스는 패키징 분야에서도 과거부터 현재 이르기까지 끊임없는 발전을 거듭하며 혁신적인 제품을 탄생시켜왔다. 본격적으로 DRAM 개발과 생산을 시작했던 1986년 당시 적용되던 초창기 패키징 기술은 칩과 패드를 금속선(Gold Wire)으로 연결하는 리드프레임(Lead Frame)²⁾ 방식이었다. 하지만 디바이스 성능이 발전함에 따라 리드프레임 구조에 한계가 발생했고, 이에 미세 패턴이 새겨진 기판(Substrate)을 기반으로 하는 fBGA(Fine-Pitch Ball Grid Array)³⁾ 등을 적용하고 있다. 이와 같은 컨벤셔널 패키지는 패키지 안에 많은 칩을 쌓을 수 있어 고용량을 중시하는 NAND나 모바일 DRAM에 주로 적용된다.

이후 메모리 제품에 요구되는 고성능 스펙을 충족하기 위해 기존의 전통적인 방식인 컨벤셔널 패키지를 발전시키는 동시에 새로운 방식인 WLP가 도입되기 시작하면서, 패키징 기술은 크게 두 갈래로 발전해왔다. 특히, WLP는 고성능 제품을 구현하는 데 적합한 기술로 칩 크기 그대로 패키징 할 수 있기 때문에 반도체 완제품을 최소화 할 수 있으며, 기판이나 와이어 같은 재료가 들어가지 않아 원가도 절감할 수 있다는 장점이 있다.

SK하이닉스는 2007년부터 고성능이 요구되는 그래픽 DRAM(Graphic DRAM)에 전통적인 패키징과 WLP를 조합한 기술인 플립칩(Flip Chip)⁴⁾공정을, 메인 메모리(Main Memory)에는 RDL(Redistribution Layer)⁵⁾ 공정을 도입했다. 2007년에서 2010년대까지는 세계 최초로 WLCSP(Wafer Level Chip Scale Package)⁶⁾ 를 적용한 메모리 모듈을 연이어 발표하고, 2014년에는 이 기술을 기반으로 3DS(3D Stack)⁷⁾를 적용한 128GB DRAM 모듈을 선보였다.

최근에는 고용량, 고성능을 모두 만족해야 하는 HBM(High Bandwidth Memory, 고대역폭 메모리)이나 기존 제품보다 훨씬 더 많은 용량이 필요한 컴퓨팅 DRAM(Computing DRAM)과 같은 제품에 주로 WLP 공정이 활용되고 있다.

2013년 TSV(Through Silicon Via, 실리콘관통전극) 구조를 적용한 HBM을 세계 최초로 개발 및 양산하는 데 성공했으며, 이후 고용량(High Density) 제품향으로 개발된 3DS 제품의 양산도 진행했다. 2019년에는 HBM2E을 개발하고 단 10개월 만에 양산에 성공하면서 HBM 시장에서 압도적인 우위를 선점, 지금까지도 이를 유지하고 있다.

2) 리드프레임(Lead Frame): 리드(Lead)는 전자회로 또는 전자부품의 단자에서 나오는 선으로 전자부품을 회로 기판에 연결하기 위해 사용하는 것. 리드프레임은 반도체 칩을 조립할 때 사용하는 이너리드/아웃리드의 정형된 금속판으로, 웨이퍼에서 잘라진 칩을 부착시키는 얇은 금속판으로써 패키지에서 사용될 리드 등이 형성돼 있음
3) fBGA(Fin-Pitch Ball Grid Array): 기판 타입 패키지의 일종으로 패키지와 PCB 기판과의 전기적, 기계적 연결 역할을 하는 핀(Fin)이 공 모양의 솔더볼로 형성된 패키지를 BGA(Ball Grid Array)라고 부르는데, 그중에서 솔더볼 간격이 작은 패키지에 핀을 붙여 fBGA라고 부름
4) 플립칩(Flip Chip): 칩의 본드 패드에 범프를 형성한 후 이를 뒤집어 서브스트레이트 등의 기판과 접착하는 인터커넥션 기술. 와이어 본딩(칩 상단과 기판 또는 리드프레임을 와이어로 열 및 초음파를 이용해 전기적으로 연결해주는 기술) 대비 실장 면적과 높이를 줄이고 전기적 특성을 향상시킬 수 있음
5) RDL(Redistribution Layer): 웨이퍼 레벨 패키지(Wafer Level Package) 공정 기술을 이용해 금속 배선층을 형성하고 기존의 칩 패드(Pad)의 위치를 원하는 위치로 변경하는 기술을 총칭하는 것
6) WLCSP(Wafer Level Chip Scale Package): 기존의 패키지 기술은 웨이퍼 레벨에서의 팹(Fab) 공정이 끝난 후 웨이퍼를 칩 단위로 잘라 진행하는 반면, 웨이퍼 레벨 패키지는 칩 레벨의 공정이 아닌 웨이퍼 레벨 공정으로 패키지화하고, 최종적으로 단품화하는 패키지
7) 3DS(3D Stacked Memory): 넓게는 2개 이상의 IC 칩을 수직으로 적층한 구조의 패키지를 의미하지만, 좁게는 적층된 DRAM 칩 내부를 TSV를 통해 전기적으로 연결한 패키지를 의미. 3DS 메모리는 BGA 패키지로 만들고, 그것을 다시 PCB 기판에 실장해 메모리 모듈 형태로 제품을 만듦

소재·공정·장비 토탈 솔루션을 통한 ‘컨벤셔널 패키지’

한 개의 패키지가 고용량(High Density)을 구현하기 위해서는 칩을 최대한 얇은 두께로 높이 쌓아 올리는 것이 핵심이며, 이를 위해서는 수준 높은 요소기술이 뒷받침돼야 한다. 이러한 점에서 문기일 PL은 SK하이닉스의 기술 수준에 대해 ‘적층 단수(Chip Stack Count)’를 지표로 설명했다.

▲ 문기일 PL

“SK하이닉스의 패키징 기술 수준은 업계 최고 수준입니다. 모바일 DRAM의 경우 8Gb 메모리 16개를 하나의 패키지에 집적해 16GB를 구현하고 있고, NAND의 경우에도 패키지 내 16단 적층 제품을 양산하고 있습니다. 또한, 현재 업계 최초로 32단 적층 기술을 양산 제품에 적용하기 위한 요소기술을 확보하고 있습니다”

갈수록 치열해지고 있는 미세화 및 적층 경쟁에서 살아남기 위해 컨벤셔널 패키지 단계에서 준비 중인 차별화된 경쟁력은 무엇일까? SK하이닉스는 현재 메모리 제품의 특성별로 필요한 성능을 최대한으로 끌어올리기 위해 다양한 솔루션을 준비하고 있다.

컴퓨팅 및 그래픽 메모리에서는 빠른 속도뿐 아니라 전력 제어(Power Control) 기능도 매우 중요하다. 이를 위해 수월한 전력 제어를 위한 방열 솔루션을 준비하고 있고, 소재 및 구조 관점에서는 방열 EMC와 Exposed Mold PKG 등 다양한 솔루션을 개발하고 있다. 또한 속도가 곧 경쟁력인 모바일 메모리의 경우, 신호 지연(Signal Delay)이나 용량을 줄이기 위한 와이어본딩(Wire Bonding) 기술을 개발하고 있다.

NAND에서는 컨트롤러(Controller)와 DRAM 조합의 복합 솔루션이 경쟁력을 좌우하는 만큼, 고객에게 다양한 솔루션을 적기에 공급할 수 있도록 요소기술을 미리 개발해 레고 블록처럼 가져다 쓸 수 있도록 준비하고 있다.

전자제품의 성능이 진화하면서 반도체에 대한 요구 수준도 계속 높아지고 있다. 앞으로 부딪히게 될 한계는 어떻게 극복할 수 있을까? 문 PL은 “언제나 한계였고, 지금도 한계지만, 우리는 지금까지 계속 한계를 극복해왔고, 지금도 극복하고 있다”고 힘주어 말했다.

실제로 몇 년 전만 해도 DRAM 8개를 적층하기 위해 칩을 50㎛ 이하로 줄이는 것은 불가능하다고 여겨졌다. 하지만 지금은 너무나도 당연한 기술이 됐다. 그는 “당시 한계를 극복할 수 있었던 이유는 박형 칩(Thin Die)을 핸들링할 수 있는 장비와 공정, 소재의 개발이 있었기 때문”이라며 “패키지 분야의 소재, 공정, 장비 각 기능을 전체적으로 바라보면서 초월적으로 협력하고 토탈 솔루션을 찾기 위해 최선을 다하는 등 앞으로 부딪히게 될 한계 극복에도 앞장서겠다”고 다짐했다.

고성능·고용량 메모리 구현을 위한 ‘TSV’
초고속 메모리인 HBM 시장에서 승자가 되기 위해서는 고객의 요구 수준을 넘어, 경쟁사와의 기술 격차를 크게 벌려야 한다. 이를 위해 PKG개발 조직은 MR-MUF(Mass Reflow Molded Underfill)⁸⁾라는 자체 특화 기술을 세계 최초로 개발해 HBM 제품에 적용했고, 이 기술을 기반으로 열 방출 성능을 경쟁사 대비 10℃ 이상 향상할 수 있었다.

또한, ‘세계 최고속 DRAM’ HBM2E의 처리속도를 혁신적으로 끌어올릴 수 있었던 비결로는 TSV 기술을 꼽을 수 있다. SK하이닉스는 8개의 16Gb DRAM 칩을 TSV 기술로 수직 연결해 이전 세대 대비 2배 이상 늘어난 16GB를 구현했다. TSV는 현재 SK하이닉스가 주력하고 있는 WLP 기술 중 하나로, 업계 최고 수준의 경쟁력을 갖추고 있다.

▲ 박진우 PL

“SK하이닉스는 박형 웨이퍼(Thin Wafer)를 안정적으로 핸들링하고, 박형 칩을 적층하기 위한 필수 요소기술들도 갖추고 있습니다. Advanced Mass Reflow 공법을 개발해 현재 30㎛의 칩까지 다단적층이 가능한 상태입니다. 또 다른 우리의 경쟁력은 HBM2E의 성공의 경험을 바탕으로, ‘할 수 있는 것을 하는’ 조직이 아닌 ‘해야 하는 것을 반드시 이뤄내는’ 조직력이라고 말하고 싶습니다. 어려운 상황에서도 구성원들끼리 함께 고민하고 솔루션을 찾아가는 협업의 과정이 우리만의 차별화된 경쟁력입니다”

HBM2E 이외 3DS 제품도 TSV 기술의 혁신적인 사례 중 하나. 통상적으로 플립칩에서 사용되는 MR(Mass reflow)⁹⁾ 공법을 다단 적층과 미세화로 인해 TC(Thermal Compression)¹⁰⁾ 공법으로 전환했으나 생산성의 한계에 도달했었다. 이를 극복하기 위해 세계 최초로 MR 공법을 3DS에 적용해 안정적인 생산능력과 품질관리가 가능해졌다. 향후 DDR5 고용량 시장은 3DS로 전면 전환이 되기에 더욱 각광받는 제품으로 볼 수 있다.

올해 목표는 TSV 제품군을 늘리고 수익성을 확보하는 것. 이를 위해 전사적으로 노력을 기울이고 있다.

박 PL은 “TSV 기술의 핵심은 적층을 얼마나 안정적인 구조로 빠르고 원가 경쟁력 있게 구현하는 것이 관건”이라며, “현재는 HBM과 3DS 제품에만 TSV 기술이 적용되고 있지만, 모바일과 NAND 제품에서도 높은 처리속도가 필요할 경우 TSV 제품으로 확장할 수 있다”고 말했다. 그러면서 “이를 준비하는 차원에서 선제적으로 원가 경쟁력을 확보하는 데 다양한 부서와 협업하며 힘쓰고 있다”고 덧붙였다.

8) MR-MUF(Mass Reflow Molded Underfill): 플립칩에서 몰딩과 동시에 Gap Filling을 확보해 주는 몰딩 컴파운딩 공정
9) MR(Mass Reflow): 기판상에 여러 디바이스를 정렬 및 안착한 후에 한꺼번에 오븐 등에서 열을 가해 솔더가 녹아서 접합이 되게 하는 공정으로, 한꺼번에 진행되므로 mass라는 단어를 사용
10) TC(Thermal Compression): 플립칩 본딩이 이루어지는 접합부에 온도와 압력을 가해 주어 본딩하는 방법

차세대 패키징 기술 ‘FO-WLP’
현재 SK하이닉스는 주력 패키징 기술 외 앞으로 수익 창출에 이바지할 미래 먹거리 기술로 ‘팬아웃 웨이퍼 레벨 패키지(Fan Out-Wafer Level Package, 이하 FO-WLP)’에 주목하고 있다.

WLCSP(Wafer Level Chip Scale Package)에는 팬인 웨이퍼 레벨 패키지(Fan In-Wafer Level Package, 이하 FI-WLP)와 FO-WLP가 있다. 두 기술 모두 기판과 같은 매개체 없이 솔더볼(입출력 단자)을 칩 위에 바로 붙여 패키징하는 방식으로, 배선의 길이가 줄어든 만큼 전기적 특성이 향상되거나 패키지 두께를 줄여 칩을 더 많이 적층할 수 있는 장점이 있다.

여기서 팬(Fan)은 칩의 크기를 의미한다. 칩 크기가 패키지 크기와 같고 칩 크기 안에 패키지용 솔더볼이 구현된 것이 팬인(Fan In), 칩보다 패키지 크기가 크고 패키지용 솔더볼이 칩 밖에도 구현된 것이 팬아웃(Fan Out)이다.

칩의 크기가 그대로 패키지의 크기가 되는 FI-WLP는 같은 기능을 하는 반도체라도 칩이 새로 개발되면 패키지 크기도 변하기 때문에 새롭게 패키지 인프라를 구축해야 하는 단점이 있다. 또 패키지 솔더볼 배열이 칩 크기보다 커지면 패키지를 만들 수 없고 웨이퍼를 패키지 공정이 완료된 다음에 절단하기 때문에 불량인 칩들도 패키지해야 한다는 비효율도 갖고 있다. 반면 FO-WLP는 먼저 칩들을 자른 후 공정을 진행하므로 불량품까지 패키지 공정을 진행할 필요가 없다. 원하는 대로 패키지 크기를 조절할 수 있어 기존의 패키지 테스트 인프라를 쓸 수도 있고, 원하는 패키지 솔더볼 배열을 구현하는 것도 용이하다. 특히, 이종 칩과의 수평 연결이 가능해져 서로 다른 칩을 하나의 패키지에 실장할 수 있는 장점도 있다.

▲ 손호영 PL

“FO-WLP는 주로 SoC(System on Chip) 또는 SoC와 메모리 칩 등의 2개 이상의 이기종 디바이스 패키징에 활용되며 고성능 제품의 수요를 충족시킬 차세대 패키징 기술로 꼽히고 있습니다. 따라서 파운드리 기업들이 후공정 기술 개발에 뛰어들어 높은 기술력과 견고한 비즈니스 모델로 시장을 확대해나가고 있습니다. SK하이닉스도 회사의 중장기적 성장을 위해 FO-WLP 기술과 관련된 인프라 투자를 강화하고 있으며, 점진적으로 요소기술을 개발해 제품을 구현하는 것은 물론 각각의 메모리 응용처별로 FO-WLP 기술이 적용될 수 있도록 착실하게 준비하고 있습니다”

현재 SK하이닉스는 메모리 제품에 FO-WLP를 활용하는 방안을 우선 검토하고 있다. 이를 통해 동일한 칩을 여러 개 적층하면서 기판을 없애 패키지 크기를 획기적으로 개선하거나 디바이스의 특성을 향상시킬 수 있고, 현재 DRAM이 가진 성능의 한계를 획기적으로 향상시키는 패키지 구조를 구현하는 데 유용할 것이다. 결국에는 메모리와 SoC 등의 이기종 디바이스의 직접적인 패키징 기술 개발이나 이를 위한 반도체 생태계 환경에서의 주도적인 참여 등도 가속화할 수 있을 것으로 기대된다.

손 PL은 FO-WLP 기술 분야에서 차별화된 경쟁력을 갖기 위해서는 무엇보다 메모리 시스템을 잘 이해해야 하고, 현재 메모리 디바이스가 갖는 한계를 파악해 이를 극복할 수 있도록 관련 부서 간 철저한 협업으로 솔루션을 찾아야 한다고 강조했다.

더불어 차세대 패키징 기술을 바탕으로 반도체 시장을 새롭게 이끌어나가기 위한 각오의 메시지도 전했다.

그는 “HBM 제품도 8년 전 세계 최초로 개발에 성공한 이후 여러 시행착오를 거쳐 기술을 발전시키고 최근 들어서야 기술 경쟁력을 갖춰 본격적인 경영 기여를 하게 된 것을 돌이켜 보면, 새로운 기술이 시장에 채용되고 수익 창출에 기여하기 위해선 상당한 시간이 걸린다”고 전제하면서 “그렇기에 지금부터 준비해 앞으로의 미래에 대비하지 않으면 급격하게 변화하는 반도체 경쟁에서 살아남을 수 없을 것”이라고 강조했다.

마지막으로 “한계를 두지 않고 새로운 기술을 조금씩 치밀하게 준비해 나가다 보면 경쟁력 있는 기술로 시장을 선도해 나갈 수 있다고 믿는다”면서 “현재 PKG개발 조직뿐 아니라 수많은 유관 부서 구성원들이 함께 노력하고 있으니 SK하이닉스의 행보를 지켜봐 달라”고 자신감을 내비쳤다.

차근차근 견고하게 쌓아 올린 기술력과 성공의 경험을 바탕으로 한계를 극복하며 다음, 그다음을 향해 나아가고 있는 PKG개발 조직. SK하이닉스의 미래경쟁력 강화를 위한 핵심 임무를 맡게 된 4명의 PKG개발 리더들이 마지막으로 이해관계자들에게 포부의 메시지를 전했다.

“디바이스 개발만으로 살아남기는 어려운 환경이 만들어졌습니다. 우리가 앞으로 나아가야 할 방향은 디바이스와 패키지가 함께 협업해 고객이 필요로 하는 제품을 적기에 개발하는 것입니다. 더불어 같은 제품일지라도 경쟁사 대비 차별화된 포인트를 가질 수 있는 전략을 끊임없이 연구해야 할 것입니다. 그런 의미에서 패키지가 일조할 수 있는 부분이 많을 거라 기대합니다. 기술 개발뿐 아니라 원가 절감, 고객 대응 등 이르기까지 패키지 분야를 선도해나가기 위해 수많은 구성원이 오늘도 땀 흘리고 있습니다. 앞으로 SK하이닉스의 행보를 지켜봐 주세요!”

빌 게이츠의 저서 <생각의 속도>에서는 인간의 신경 체계와 같은 ‘디지털 신경망(Digital Nervous System)’이 언급됐습니다. 얼핏 인공지능(AI)과 비슷하지만, 조금 차이가 있습니다. 핵심은 시공을 초월해 연결된 세계입니다. 이를 위해 비즈니스가 말 그대로 생각의 속도로 운영되어야 한다는 조건을 달았죠. 아무리 IT 기기가 발전하더라도 사람보다 빠르게 생각하기는 어렵습니다. 여기서 말하는 것은 단순 연산 능력이 아닌, 생각하고 실행하며 목적을 달성하는 종합적인 능력을 말합니다. 하지만 앞으로는 상황이 바뀔지 모르겠습니다. 바로 고대역폭 메모리(High Bandwidth Memory, HBM) 덕분입니다.

TSV, 발상의 전환을 시작하다

▲ SK하이닉스는 AMD와 함께 세계 최초로 HBM을 상용화했다.

SK하이닉스 블로그에서도 HBM은 여러 번 다뤄졌습니다. D램을 설명하는 과정과 실리콘관통전극(Through Silicon Via, TSV), 후공정 등을 언급하면서 소개됐죠. 이번에는 조금 다른 이야기를 해보겠습니다. 잘 알려진 것처럼 HBM은 여러 개의 D램을 TSV를 통해 쌓아 데이터 전송속도를 높이는 것이죠.

지난해 SK하이닉스는 반도체 올림픽이라 불리는 ‘국제 고체 회로 학술회의(International Solid-State Circuit Conference, ISSCC)’에서 341GB/sec(초)의 속도를 가진 ‘2세대 고대역폭 메모리(High Bandwidth Memory, HBM2)’를 선보인 바 있습니다.

좀 더 자세히 살펴보면, 사실 HBM은 지난 2014년 AMD와 SK하이닉스가 협력해 만든 작품입니다. 당시만 하더라도 명확한 표준은 없었고, 말 그대로 백지에 그림을 그리는 과정에 있었습니다. SK하이닉스의 고민은 단순했습니다. 용량과 데이터 전송속도를 동시에 높이는 것이었죠.

▲ TSV는 한 마디로 초고층 빌딩을 오르내리는 엘리베이터다.

▲ 앞으로 모든 반도체는 하나의 칩 안에 여러 단계의 적층이 필수적일 것으로 예상된다.

하지만 작업은 순탄치 못했습니다. 가장 큰 문제는 TSV 그 자체에 있었습니다. TSV는 회로 기판과 칩 사이에 들어가는 기능성 패키지판인 ‘인터포저’ 위로 회로 칩, 그리고 겹겹이 D램이 올라가 있는 형태입니다. 아파트를 연상하면 이해가 쉽습니다. 요즘 많이 찾아볼 수 있는 필로티(인터포저) 위에 커뮤니티센터(로직 칩)가 있고, 다음으로 각 세대(D램)가 얹혀진 모습이라고 생각하면 됩니다.

이런 상태에서 TSV는 여러 층의 반도체를 뚫고 지나가면서 데이터를 부지런히 이동시켜야 하는데 예상치 못하게 너무 많은 부하(負荷)가 생기게 됩니다. 이는 TSV 망 구성(토폴러지, topology) 방식이 ‘멀티-드롭(Multi-Drop)’ 방식으로 구성되어 있었기 때문입니다. 결국 다른 방법을 찾아야 했습니다.

컴퓨터는 당연히 대역폭이 좋을수록 데이터 처리가 빨라집니다. 다만 복잡해지는 신호와 이로 인한 간섭현상, 치솟는 원가 등을 해결해야 합니다. 대역폭을 높이는 방법에는 멀티-드롭 외에도 ‘싱글-엔드(Single-ended)’, ‘디퍼런셜(differential)’, ‘P-디퍼런셜’, ‘포인트 투 포인트(Point to Point, P2P)’ 등이 있습니다. 이 가운데 SK하이닉스는 멀티-드롭을 사용하다가 최근 P2P 방식을 도입하죠.

그런데 이름이 재미있습니다. ‘스파이럴 P2P(Spiral P2P)’입니다. 간단하게 말해서 망 구성 방식을 직렬에서 나선형으로 바꿨다고 보면 됩니다. TSV가 8채널(8층)을 뚫고 지나가는 것은 기존과 다르지 않지만, 데이터 송수신(TX/RX)에 변화를 줬다고 이해하면 됩니다. 조금 억지스럽지만, 중앙처리장치(CPU)와 비유하면 싱글 코어만 쓰다가 멀티 코어로 진화한 셈입니다.

서버를 넘어 컴퓨팅 전 분야에 활용

▲ 망 구성 방식의 변화로 HBM2의 성능이 크게 개선됐다.

SK하이닉스가 처음부터 스파이럴 P2P가 아닌 멀티-드롭을 사용한 이유는 ‘용량’과 ‘속도’를 모두 잡으려는 목적 때문으로 보입니다. 2채널부터 8채널까지 같은 망 구성으로 유연하게 라인업을 구성하려고 했던 것이죠. TSV의 성능을 한계까지 끌어내려던 것 같습니다. ‘상남자’ 스타일이네요.

스파이럴 P2P로 망 구성 방식의 변경은 앞으로 일어날 몇 가지 사건을 암시하고 있습니다. 첫 번째는 20나노에서 10나노 D램 시대로의 진입을 염두에 뒀다는 점, 두 번째는 성능에 있어 저전력의 중요성, 세 번째는 애플리케이션(적용분야)의 확대입니다.

SK하이닉스는 멀티-드롭에서 스파이럴 P2P로의 변경하면서 전력소비량이 30% 줄고 크로스토크와 같은 간섭현상이 개선됐다고 밝혔습니다. 현재 2세대 HBM(HBM2)은 20나노 D램으로 만들고 있지만, 10나노로 진입할 경우 용량이 늘어나게 되므로 32GB 이상의 고용량 시대를 대비할 필요가 있습니다.

현재 어떤 HBM2라도 칩 하나당 구현할 수 있는 용량은 최대 8GB에 머무르고 있습니다. 시스템온칩(SoC)에 붙일 수 있는 최대 용량은 32GB(8GB×4)에 불과하죠. 서버의 메모리 용량이 테라바이트(TB) 시대에 진입했다는 점을 생각하면 아직 갈 길이 멉니다. CPU나 그래픽처리장치(GPU) 등 일부 제품에서만 HBM이 쓰이는 이유가 여기에 있습니다.

따라서 HBM은 당연히 서버 시장을 노릴 수밖에 없습니다. 물론 지금도 서버에 적용되고 있으나 어디까지나 보조적인 역할에 머무르고 있습니다. 주메모리는 여전히 D램의 영역이죠. 한계극복을 위해서는 새로운 방식이 계속해서 시도되어야 합니다.

쓰임새 다양해지면 더 많은 기회 생길 듯

▲ SK하이닉스의 HBM2는 기존의 DDR3 대비 256GB/s 이상의 고속, 저전력 제품으로 세계적 수준의 성능을 자랑한다. 이 제품은 그래픽, 서버, 슈퍼 컴퓨터, 네트워크 등의 다양한 응용분야에 쓰일 예정이다.

HBM 자체가 널리 사용될 필요가 여기에 있습니다. 위에서도 언급한 것처럼 TSV를 구현하기 위한 인터포저의 가격이 비싸 대중화에 걸림돌이 되고 있죠. 하지만 보급형 HBM이 선보이면 상황이 달라질 것으로 보입니다.

국제반도체표준협의기구(Joint Electron Device Engineering Council, JEDEC)에 따르면 보급형 HBM은 D램 적층을 위한 베이스 다이(로직 칩)를 없애고 인터페이스 대역폭을 1024비트에서 512비트로 줄였습니다. 여기에 에러보정기술(ECC)을 빼고 비용 상승이 가장 큰 인터포저 재료를 무기물인 실리콘에서 유기물로 대체한다는 계획입니다. 그런데도 최대 데이터 전송속도는 200GB/sec 정도로 유지할 수 있습니다.

사양으로 따지면 보급형 HBM은 HBM2의 가장 낮은 등급의 제품과 엇비슷한 성능을 낼 것으로 예상합니다. 물론 인터페이스 대역폭의 제한, ECC 제외, 유기물 인터포저의 검증 등의 문제로 인해 지금과 같이 서버나 기업 시장을 목표로 삼기는 어려울 것으로 보입니다. 물론 그만큼 가격이 저렴해지기 때문에 고급형 그래픽카드 등에 손쉽게 접목할 수 있습니다.

※ 본 칼럼은 반도체/ICT에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.