이번 기고에서는 SK하이닉스 RTC*가 지난 6월 VLSI(Very Large-Scale Integration, 세계 3대 반도체 학회 중 하나) 심포지엄에서 발표한 연구 내용으로 강유전체 산화하프늄(HfO2)*을 활용해 3D Fe-낸드 트리플 레벨 셀(이하 TLC)* 동작을 처음으로 시연[관련기사]한 이후 업데이트된 최신 연구 내용으로 구성하였다. SK하이닉스 RTC는 3D 낸드 테스트 구조*를 활용하여 최초로 3D Fe-낸드 쿼드 레벨 셀*(이하 QLC)의 동작 가능성을 보여줬다.

* CTN(Charge Trap Nitride): 우선 Nitride(질화)는 질소(N)로 만들어진 화합물을 뜻함. Si3N4(실리콘 질화)로 예를 들면, 질소와 실리콘(규소)과의 화학 결합물을 의미함. 과거 2D 낸드는 플로팅 게이트라는 도체에 전하를 가두어 정보를 저장했으나, 3D 낸드부터 부도체에 전하를 가두는 방식으로 개선됐다. CTN은 질화 규소(Silicon Nitride) 화합물로 만들어진 부도체 층을 뜻함
* 강유전체(Ferroelectric, Fe): 외부 전기장 없이도 자연 전기분극을 나타내는 물질로서 적절한 전기장이 가해지면 방향을 바꿀 수 있는 물질
* RTC(Revolutionary Technology Center): SK하이닉스 미래 기술 연구 조직으로 ‘ORP(Open Research Platform)’를 기반으로 활발한 연구 협력과 학술 활동을 통해 차세대 기술을 연구함 [관련기사]
* 산화하프늄(HfO2): 고유전율(High-k) 유전체로서 높은 유전상수, 열역학적 안정성과 증착의 단순성으로 인해 반도체 재료에 적용되는 물질
* 트리플 레벨 셀(Triple Level Cell, TLC): 낸드 플래시 메모리의 한 형태로서 메모리 셀당 최대 3비트의 데이터를 저장할 수 있음
* 테스트 구조(Test Vehicle): 장치 특성을 평가할 목적으로 제작한 구조
* 쿼드 레벨 셀(Quad Level Cell): 낸드 플래시 메모리의 한 형태로서 메모리 셀당 최대 4비트의 데이터를 저장할 수 있음

P/E 윈도우 확장을 위한 이상적인 셀 구조 찾기

3D Fe-낸드에서 TLC와 QLC 동작을 구현하려면 P/E 윈도우(Program/Erase Window)*를 추가적으로 확장해야 했다. 최근 RTC가 연구한 새로운 3D Fe-낸드 셀 구조의 셀 적층 최적화를 통해 P/E 윈도우를 최대 10.54V(볼트)까지 확대하여 QLC 동작 가능성을 확인했다.

* P/E 윈도우(Program/Erase Window): 셀의 삭제와 쓰기 처리를 위해 전자가 이동하면서 발생되는 문턱 전압(Vt)의 범위

▲ 그림 1. Table showing key characteristics of four cell stack structures (S1–S4)

<그림 1>은 이번 연구에서 평가된 4가지 유형의 셀 구조(S1~S4)를 요약한 것으로 표준 P/E 윈도우, 삭제와 쓰기 동작을 3,000번 반복 테스트한 이후 P/E 윈도우와 채널-게이트 누설 전류 등을 포함한 전기적 특성을 비교한 것이다.

▲ 그림 2. Graphs comparing the (a) erase and (b) program performances of S1–S4

<그림 2> (a)와 (b)는 RTC가 기존 ISPE*와 ISPP*방법을 활용해 셀을 삭제하고 프로그래밍함에 따른 4가지 셀 구조의 전달 특성을 보여준다. 특히, S4는 누설 전류를 줄이고 강유전체 적층과 상부층간의 셀 구조를 최적화하여 10.54V로 P/E 마진 확보에 성공했다.

* ISPE(Incremental Step Pulse Erase): 전압 또는 펄스를 단계적으로 소량 늘려 메모리 요소를 특정 상태로 프로그래밍하거나 삭제 상태로 설정하는 메모리 프로그래밍 방법
* ISPP(Incremental Step Pulse Programming): 크기가 증가하는 일련의 프로그래밍 펄스를 메모리 셀 선택에 적용하여 임계 전압을 점차 높이는 메모리 프로그래밍 방법

▲ 그림 3. Line graphs for S4 showing its (a) TLC Vth distribution (b) QLC Vth distribution and (c) post 3k cycle Vth distribution

S4에서는 TLC와 QLC 동작을 모두 수행했다. <그림 3> (a)는 S4의 TLC 검증 결과로 인접한 두 문턱 전압(Vth) 상태 간에 최소 갭 마진*이 0.45V임을 보여준다. 이는 RTC에서 과거 보유한 데이터인 최소 갭 마진 0.11V 대비 크게 개선된 것이다. 또한 <그림 3> (b)는 S4에서 P/E 윈도우가 확장되어 최소한 0.24V 이상의 갭 마진을 가져 QLC 동작 가능성이 있음을 보여준다. <그림 3> (c)에서는 삭제와 쓰기를 3,000번 반복하는 사이클링 스트레스 이후에도 최소한 0.14V 이상의 갭 마진을 가져 QLC 동작 가능성이 있음을 보여준다. 셀 적층 엔지니어링을 통해 P/E 윈도우 확장은 물론 삭제와 쓰기를 3,000번 반복하는 사이클링 스트레스 이후에도 QLC 동작이 가능한 수준으로 내구성 개선이 가능함도 보여줬다.

* 갭 마진(Margin): 결함, 오류 등이 발생된 지점을 제외한 안정된 영역을 말하는 것으로, 시스템이 동작하기 위한 여유 전압이나 전류를 뜻함

새로운 시대를 개척하는 3D Fe-낸드

SK하이닉스 RTC는 위와 같이 산화하프늄(HfO2) 기반 3D Fe-낸드 제작을 통해 현재의 3D CTN 낸드의 한계 극복 가능성을 살펴봤다. 이를 통해 셀 적층 구조를 최적화하여 확장된 P/E 윈도우를 제공함과 동시에 QLC 동작 시연을 통해 3D Fe-낸드가 차세대 낸드 소자로서 가능성이 있음을 확인할 수 있었다.

3차원을 뜻하는 3D 낸드플래시가 4D로 진화했습니다. SK하이닉스는 최근 세계 최초로 4D 낸드 구조의 96단 512Gbit TLC(Triple Level Cell) 낸드플래시 개발에 성공해 연내 초 양산에 진입한다고 밝혔습니다. 128단부터 향후 200단 이상의 차세대 로드맵에서도 4D 기술을 적용할 계획이라고 하는데요. 업계 최고의 성능과 생산성을 갖춘 96단 512Gbit 4D 낸드의 핵심 기술에 대해 알아보도록 하겠습니다.

4D 낸드플래시 개발의 일등공신, PUC

SK하이닉스가 ‘4D 낸드플래시’란 이름을 붙인 이유는 기존 3D 낸드의 CTF(Charge Trap Flash) 구조에 PUC(Peripheral Under Cell) 기술을 결합했기 때문입니다. 셀 작동을 관장하는 주변부(peri) 회로를 셀 아래로 옮겨 면적을 줄인 것이죠. 아파트 옥외주차장을 지하주차장으로 구조변경해 공간의 효율성을 높인 셈입니다. 반도체 업계의 지상과제인 면적 문제를 해결해 생산 효율(단위 웨이퍼당 생산가능 칩의 수)을 높이기 위해서입니다.

▲SK하이닉스는 셀 옆에 붙어있던 주변회로(Peri)를 셀 아래로 배치해 공간 효율성을 확보했다.

여기서 주변부(peri) 회로란 데이터를 저장하는 셀들을 선택하고 컨트롤하는 역할을 하는 로직(Logic) 회로를 뜻합니다. 주로 Row와 Column Decoder, Sense Amplifier와 컨트롤러 회로 등을 의미하는데요. ‘주변부’라 불리지만 메모리 제품에서 반드시 필요한 영역으로, 통상 전체 메모리 제품에서 20~30%의 큰 면적을 차지한답니다. SK하이닉스에 따르면, 이 제품은 72단 512Gbit 3D 낸드보다 칩 사이즈는 30% 이상 줄었고, 웨이퍼(Wafer) 당 비트(bit) 생산은 1.5배 향상됐습니다. 동시 처리 가능한 데이터는 업계 최고 수준인 64KByte로 2배 늘었죠. 작은 사이즈 덕에 스마트폰용 모바일 패키지에도 탑재가 가능합니다. 4D 낸드 1개로 기존 256Gbit 3D 낸드 2개를 대체할 수 있게 됐습니다.

이 같은 혁신을 가능하게 한 PUC 기술은 면적을 줄여 생산효율을 높이기 위한 돌파구입니다. 현재 SK하이닉스를 비롯해 경쟁사인 미국 마이크론은 이를 ‘CMOS Under the Array (CUA)’로, 삼성전자는 ‘Core Over Periphery (COP)’로 부르며 개발 중입니다.

이처럼 반도체 업계가 낸드플래시를 3D로 쌓아올리고, 이제는 아래 면적까지 활용해 4D로 나아가려는 이유는 생산효율을 확보하면서 저장용량을 높이는 일이 매우 어렵기 때문입니다. 3차원 구조의 3D 낸드플래시 기술은 회로 선폭을 줄여 집적도를 높여온 기존의 2D 낸드 기술이 10나노대에서 막히면서 탈출구로 나온 해법이었죠. 반도체를 아파트처럼 쌓아올려 집적도를 높이고 저장 용량을 늘린 것입니다.

2D 낸드 vs 3D 낸드 기술의 차이점은?

2D 낸드와 3D 낸드의 차이점은 크게 공정, 물질, 소자구조 등 3가지로 요약할 수 있습니다.

▲평면(2D)으로 펼쳤던 셀(cell)을 수직으로 쌓는 기술을 적용한 3D 낸드플래시는 미세공정의 한계를 극복하고 용량을 빠르게 끌어올릴 수 있게 되었다.

먼저 공정 측면에서는 수직 적층이 핵심입니다. 기존 반도체가 1층짜리 주택이라면 96단 3D 낸드는 96층짜리 아파트라고 이해하면 됩니다. 적은 전력으로 동작 속도가 빠르고 수명도 오래가죠. 3차원은 2차원과 비교해 동일한 면적에서 더 많은 셀을 저장할 수 있어 원가절감에 유리하다는 강점이 있습니다.

두 번째로는 사용하는 물질입니다. 전하를 저장하는 게이트 형태를 기존 플로팅게이트(Floating Gate, FG)에서 차지 트랩 플래시(Charge Trap Flash, CTF)로 바꾼 것이 핵심입니다. 기존 플로팅게이트는 ‘폴리실리콘’에 전하를 저장했지만, CTF에서는 ‘나이트라이드’라는 부도체에 전하를 저장합니다. 나이트라이드가 전하를 붙잡고 있는 힘이 강해서 누설전류를 줄이는 장점이 있습니다. 이러한 CTF 기술은 1971년 비휘발성 메모리가 처음 개발된 이래 35년간 상용화에 적용돼온 ‘플로팅 게이트’ 기술의 한계를 극복한 혁신적인 기술로 꼽히고 있습니다.

마지막 세 번째는 ‘소자 구조’입니다. 기존 평면형 구조를 벗어나 3차원의 원통형 적층으로 구조가 바뀌면서 셀을 구성하는 채널도 게이트에 의해 손으로 쥐어싸듯 감싸지는 구조가 됐습니다. 이를 전문용어로 GAA(Gate-All-Around) 구조라고 합니다. 96단 낸드의 경우 먼저 전류가 흐르는 도체와 전류가 흐르지 않는 부도체를 순서대로 각각 96개(도체·부도체 한 쌍이 1단)를 쌓아올립니다. 그다음 통조림 파인애플처럼 위에서 아래로 구멍을 뚫고(에칭 공정), 그 구멍을 측벽부터 순차적으로 셀을 구성하는 물질로 발라 메우는 작업을 합니다.

이렇게 해서 만들어진 원통 셀 하나가 0, 1 이진법으로 표시되는 기억단위 하나가 됩니다. 이러한 셀들이 수억 개 모여서 특정한 저장용량을 가진 하나의 칩이 되는 것이죠.

차세대 기술 개발의 장벽

앞으로 반도체 업계는 적층에 따른 기술적 문제를 해결하는 것이 관건입니다. 기술이 진화한다 해도 양산시 수익을 낼 수 있을 정도로 효율이 받쳐주어야 하기 때문이죠. D램과 마찬가지로 낸드플래시도 경제적 이유로 스케일링(미세화)의 한계가 올 것이며, 이를 극복하는 혁신기술에 낸드플래시의 성패가 달려있다고 합니다.

우선 200단에 근접하게 되면 완전히 새로운 기술적 돌파구가 필요해집니다. 낸드플래시의 스택(stack) 수가 높아지면 스트레스가 증가하는 등 부정적 영향이 발생하기 때문입니다. 200단 근처가 되면 양산시 수익을 내기 어려울 정도가 될 것이란 게 대체적인 전망입니다. 이를 위해 반도체 업계에서는 적층 단수가 올라갈수록 생기는 ‘High Aspect ratio’ 이슈와 그에 따라 쌓아올릴수록 구조가 휘는 문제, 각 층의 천정 높이를 낮춰야 하는 문제 등 여러 기술적 한계를 보완해야 할 것입니다.

※ 본 칼럼은 반도체/ICT에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.

낸드플래시는 대표적인 비(非)휘발성 메모리입니다. 반대로 D램은 휘발성 메모리고요. 말 그대로 전원이 꺼졌을 때 데이터를 날리지 않고 저장할 수 있느냐 없느냐의 차이죠. 서로 다른 두 메모리는 공통점도 있습니다. 바로 성능을 높이기 위해 3차원(3D) 기술을 활용했다는 사실입니다. D램은 커패시터, 낸드플래시의 경우 셀(Cell)을 평면(2D)이 아닌 수직으로 쌓아 용량을 늘립니다. 3D라는 관점에서 바라보면 낸드플래시는 D램보다 훨씬 빠르게 발전하고 있습니다. 반도체 집적회로의 성능이 24개월마다 2배로 증가한다는 ‘무어의 법칙’을 스스로 증명하고 있다는 생각마저 듭니다. 물론 언젠가 한계에 다다르겠지만 지금은 아닙니다. ‘더블스태킹(Double Stacking)’ 혹은 ‘멀티 티어(Multi Tiers)’로 부르는 다(多)층 구조가 등장한 덕분입니다.

빅데이터 시대, 3D 낸드플래시의 필요성

▲ 3D 낸드플래시 내부 구조는 마치 건물의 뼈대와 비슷하다.

잘 알려진 것처럼 3D 낸드플래시는 2D로 펼쳤던 셀을 수직으로 쌓는 기술을 활용한 제품입니다. 덕분에 미세공정의 한계를 극복하고 용량을 빠르게 끌어올릴 수 있었습니다. 우스갯소리로 ‘다다익램’이라는 말이 있습니다. 많으면 많을수록 좋다는 뜻의 ‘다다익선(多多益善)’과 램(RAM)의 합성어죠. 메모리는 클수록 좋다는 의미입니다.

특히 낸드플래시는 쓰임새가 D램과 같은 주메모리가 아닌, 하드디스크드라이브(HDD)와 같은 보조저장장치라는 점을 떠올려야 합니다. 오래 전 컴퓨터는 보조저장장치로 펀치카드(천공카드)와 같은 종이를 사용했습니다.

광학 마크 인식(Optical Mark Recognition, Optical Mark Reading, OMR)카드와 같다고 보면 됩니다. 시기나 종류에 따라 조금씩 차이는 있지만 보통 80자를 횡렬(가로)로 입력할 수 있었는데, 종렬(세로)이 10줄이라면 800비트(Bit)를 저장할 수 있었죠. 바이트(Byte)로 바꾸면 100, 메가바이트(MB)로는 0.000095입니다. 당시는 이 정도로도 충분했죠.

이제는 온갖 빅데이터가 넘쳐납니다. 그래서 보조저장장치 용량이 클수록 좋습니다. 아무리 클라우드와 같은 수단이 발달한다고 해도 스마트폰, PC에 직접 저장해놓고 콘텐츠를 즐기는 게 가장 편리합니다. 낸드플래시 용량이 커져야 하는 이유가 바로 여기에 있죠.

CTF로 한계를 극복하다

▲ 다층 구조를 통해 용량의 한계를 극복할 수 있다

3D 기술이 본격적으로 활용되면서 메모리 업계는 마치 성경의 바벨탑처럼 셀을 어떻게 하면 효율적으로 높게 쌓을 수 있을까를 고민합니다. 현재 SK하이닉스는 셀에 전하를 저장하는 게이트의 설계로 ‘차지 트랩 플래시(Charge Trap Flash, CTF)’를 사용합니다. CTF는 부도체에 전하를 저장토록 함으로써 셀과 셀 사이의 간섭 현상을 줄이고 간격을 좁힐 수 있다는 장점이 있습니다.

또한, 셀을 적층할 수 있도록 3차원 방식(원통형)으로 구조를 변경하고 드라이 에칭 기술도 사용합니다. ‘채널 홀 에칭(Channel Hole Etching)’이라고도 부르는 드라이 에칭은 메모리칩을 쌓고 수십억 개의 홀(구멍)을 뚫는 에칭(etching, 식각) 과정을 거친 후 이 속에 원통형 셀을 적층해 배치합니다. 셀을 묶은 어레이를 제어하기 위한 컨트롤 회로를 주변에 반드시 수평적으로 배치해야 하는 어려움이 있지만, 3D 낸드플래시의 성능을 높일 수 있는 좋은 방법입니다.

SK하이닉스는 지난 2010년 열렸던 국제전자소자미팅(International Electron Device Meeting, IEDM)까지만 하더라도 마이크론·인텔이 사용하고 있는 ‘플로팅게이트(Floating Gate, FG)’ 기반의 설계를 적용했습니다. CTF를 사용한 것은 향후 적층수를 높이기 위해서는 FG보다 유리하다고 판단한 것으로 보입니다. 따지고 보면 FG보다는 CTF를 사용하는 업체가 더 많습니다. 재료나 인터페이스 구현, 셀 어레이의 설계에는 조금씩 차이가 있지만요.

72단 넘어서 96단 노리는 SK하이닉스

▲ SK하이닉스 72단 3D 낸드플래시는 ‘36×2’의 구조로 이루어져 있다.

반도체 기업은 제품을 어떻게 만드는지 구체적으로 밝히지 않습니다. 당연히 영업비밀입니다. SK하이닉스도 마찬가지지만, 미루어 유추하면 질화규소막(Si3N4)과 CTF를 통해 48단까지 개발하는 데 성공한 것으로 보입니다. 그렇다면 가장 최신인 72단은 어떨까요. 재미있게도 36단을 2개 이어붙여 구성했습니다.

어째서 64단이 아닌 72단을 내놨을까요. 그 이유는 5세대로 분류되는 96단(48×2개)이 오랫동안 사용될 가능성이 크기 때문으로 풀이됩니다. 시스템 반도체 미세공정으로 예를 들어보겠습니다. 지금까지 상용화된 애플리케이션 프로세서(AP) 가운데 가장 최신 공정은 10나노입니다. 올해 7/8나노가 예정되어 있습니다. 역사를 되짚어 보았을 때는 14/28나노가 정말 오랫동안 쓰였습니다.

3D 낸드플래시도 같은 맥락으로 이해하면 됩니다. 32/36단에서 48단까지는 빠르게 발전했습니다. 업체에 따라 차이는 있지만 48단이 주력이고 이후에 64/72단이 등장해 시장에 보급됐죠. 여기까지 걸린 시간을 따져보면 96단은 상당히 오랫동안 사용될 것으로 예상합니다. 아마도 SK하이닉스는 거의 비슷한 시기에 72단과 96단의 연구개발을 시작했을 겁니다. 96단은 48단을 2개 연결한 제품이기 때문입니다.

설계와 재료의 발전 속도로 보면 100단 이상의 제품은 한 번에 구멍을 뚫어 만들기가 쉽지 않습니다. 그래서 3D 낸드플래시는 96단에서 잠시 주춤거릴 수 있습니다. 이후에는 적층 속도를 상당히 빨리 높일 수 있으나, 적어도 2020년까지는 쉽지 않습니다. 마이크론·인텔이 만드는 96단은 32단을 3개 사용했을 정도입니다.

▲ 단수가 높아질수록 WL, 절연 박막의 층을 얇게 만들면서도 셀의 정렬할 때 정밀도가 높아져야 한다.

계속해서 4개, 5개 이상을 붙이면 좋겠지만 시간과 돈이 많이 들어가므로 무작정 더블스태킹·멀티 티어 구조를 이용할 수 없습니다. 더불어 데이터를 읽고 쓰는 작업에 사용되는 워드라인(WL), 절연 박막의 층을 얇게 만들면서도 셀을 정렬할 때 정밀도를 한층 높여야 합니다.

따라서 96단 이후의 초고적층 3D 낸드플래시를 만들려면 64단 이상을 한 번에 뚫어 연결할 수 있는 기술이 필수적입니다. 그런데 SK하이닉스는 64단 제품이 없습니다. 다음 단계는 96단을 36/48단 제품처럼 만들 수 있어야 한다는 계산이 나옵니다. 당장은 아니지만 2021년, 혹은 2022년이면 어느 정도 성과가 나오지 않을까 생각됩니다.

※ 본 칼럼은 반도체/ICT에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.