낸드플래시의 기술 동향과 전망

스토리지(Storage) 향(向) 낸드 제품, 특히 3D 낸드 제품 영역에서는 SK하이닉스를 비롯한 주요 업체들이 경쟁에 참여하고 있다. 현재까지 낸드 기업들에 의해 상용화된 3D 낸드 제품들은 대부분 128단, 176단, 232단 TLC* 및 QLC* 제품이며, 낸드 칩당 메모리 용량은 현재 512Gb(기가비트)와 1Tb(테라비트)(또는 1.3Tb)가 주를 이루고 있고, SK하이닉스는 이미 차세대 제품인 321단 4D PUC 제품 칩을 FMS 2023에서 공개한 바 있다[관련기사]. 321단 제품의 경우, 셀렉터(Selector)로 사용되는 게이트(Gate)들과 패싱 게이트(Passing Gate)들을 합친다면 한 개의 수직 스트링*에 구성된 실제 총 게이트 수는 340개를 넘을 것으로 예상된다.

* TLC(Triple Level Cell, 트리플 레벨 셀): 낸드플래시 메모리의 한 형태로서 메모리 셀당 최대 3비트의 데이터를 저장할 수 있다.
* QLC(Quad Level Cell, 쿼드 레벨 셀): 낸드플래시 메모리의 한 형태로서 메모리 셀당 최대 4비트의 데이터를 저장할 수 있다.
* 스트링(String): 3D 낸드 구조에서 한 개의 수직 스트링은 여러 개의 워드라인들, 소스와 드레인 영역 부근의 셀렉트 트랜지스터들, 그리고 몇 개의 더미 또는 패싱 게이트들로 구성된다.

낸드의 경우, 불과 10여 년 전까지도 14nm~16nm 기술을 적용한 2D 낸드 제품이 시장의 주를 이뤘다. 쿼드러플 패터닝 기술*과 에어갭* 등의 새로운 기술이 개발되고 적용됐음에도 불구하고, 비트(bit) 밀도 증가의 어려움, 공정 결함 증가, 셀 간섭(Interference) 증가 등의 이유로 인해 혁신적인 성능 향상이 어려웠다. 이에 GAA* 셀 타입을 갖는 3차원 구조로 전환하면서 SK하이닉스를 비롯한 여러 낸드 기업들은 CTN*을 기반으로 하는 3D 낸드 제품을 상용화했다.

* 쿼드러플 패터닝 기술: 단일 노광 공정으로 만들기 힘든 미세선폭의 패턴을 여러 번의 노광 공정, 박막 증착 공정, 식각 공정 기술을 추가 활용해 패턴 형성을 하는 것을 멀티 패터닝(Multi-Patterning)이라고 하는데, 한 번만 추가 활용할 경우에 이를 더블 패터닝(Double Pattering Technology, DPT)이라고 부르며, 더블 패터닝을 한번 더 반복할 경우 쿼드러플 패터닝(Quadruple Patterning Technology, QPT)이라고 부른다.
* 에어갭(Air-Gap): 회로와 회로 사이에 절연 물질이 아닌 빈 공간(Air)으로 절연층을 형성하는 기술
* GAA(Gate-All-Around): 반도체 미세화 한계 극복을 위해 도입한 기술로, 3나노 이하 초미세 회로에 도입될 트랜지스터(전류 흐름을 증폭하거나 스위치 하는 역할) 구조다.
* CTN(Charge Trap Nitride): 전하 포획 물질로 플로팅 게이트와 같이 3D 낸드에서 데이터를 저장하는 물질

반면, 플로팅 게이트* 기반의 3D 낸드를 CMOS-under-Array(CuA) 구조로 상용화한 낸드 기업들도 있었다. 이외에도 여러 연구소, 대학교, 장비회사들은 VRAT, VSAT, VCSTAR 등 여러 가지 다양한 3D 낸드 구조를 제안하기도 했다. 이런 수많은 기술 개발 끝에 현재 상용화된 기술들은 ▲BiCS* ▲P-BiCS* ▲T-CAT V-NAND* ▲FG-CuA* ▲Xtacking* 등이며, CuA 개념이 접목된 ▲CoP*와 ▲4D PUC* 등의 기술이 최근 TLC 및 QLC 제품군에 적용되고 있다. SK하이닉스의 경우, 96단 낸드 제품부터 4D PUC를 적용했다.

* 플로팅 게이트(Floating Gate, FG): 전원이 꺼져도 전자의 값을 보관할 수 있는 공간으로 이후 플래시 메모리에 적용된다.
* BiCS(Bit Cost Scalable): 도시바 메모리와 샌디스크에서 제안한 3차원 낸드 구조
* P-BiCS(Pipe-Bit Cost Scalable): BiCS 구조의 하부에 Pipe(도관) 형태의 연결 게이트를 형성해 낸드 스트링을 서로 연결해 주는 3차원 낸드 구조
* T-CAT V-NAND(Terabit Cell Array Transistor Vertical NAND): 삼성전자가 제안한 3차원 낸드 구조
* FG-CuA: Poly-Si(폴리-실리콘) 전하 저장체를 활용한 낸드 셀 어레이 아래에 CMOS 주변회로를 형성한(CMOS under Array) 3차원 낸드 구조
* Xtacking: 중국 업체에서 자체 개발한 낸드 제품에 적용 중인 웨이퍼 본딩 기술이며 하이브리드 본딩 기술을 활용하고 있다.
* CoP(Cell array-on-Periphery): 셀의 제어를 담당하는 주변회로를 데이터 셀 어레이 아래에 배치해 표면적을 줄이는 기술
* PUC(Peri Under Cell): 셀 영역 하부에 셀 작동을 관장하는 주변회로(Peri.)를 배치해 전체 면적을 줄이고 적층 수를 늘리는 기술

162단에서 처음으로 CuA 개념을 적용한 한 업체는 218단 조기 개발에 주력하고 있다. 특히 이 제품은 하이브리드 본딩 기술을 처음으로 적용하는 제품(CMOS Bonded Array, CBA)인 만큼 고용량, 고집적, 고성능, 저비용 등의 여러 시도가 이뤄지고 있다.

상용화된 3D 낸드를 살펴보면, 전반적으로 비트 밀도는 200대 단 TLC 기준 15~16Gb/mm², QLC 기준 19~20Gb/mm² 수준까지 도달했다. 워드라인 수직 방향 선폭(Pitch)은 지속적으로 감소해 일부 제품에서는 이미 최소 구간에서 42~43nm까지 감소했다. 이에 더해 일부 업체들은 Deck* 사이의 두꺼운 버퍼 레이어를 제거함으로써 공정 효율성과 제품의 성능을 개선했다.

* Deck: 3차원 낸드 구조 형성 시에 단수가 높아짐에 따라 한 번에 수십, 수백 단을 형성하기 어려우므로 이를 두 차례 또는 그 이상으로 나누어 구조를 형성하는 공정을 활용한다. 이 경우 여러 개의 Deck이 낸드 셀 어레이를 형성해 적층 모양을 갖게 된다. 통상적으로 한 개의 Deck은 48~128개의 수직 낸드 셀로 구성돼 있다.

▲ 그림 1: 하이브리드 본딩 기술이 적용된 3D 낸드 제품의 예시 ‘Xtacking 본딩 영역’ (출처: TechInsights Report AME-2304-801 published on July 17, 2023)

향후 3D 낸드의 경우에도 D램과 마찬가지로 하이브리드 본딩 기술이 적용 및 확대될 것으로 예상된다. SK하이닉스를 비롯한 주요 낸드 기업들은 현재 하이브리드 본딩 공정 기술을 평가하고 있는 상황이며, 업체별로 하이브리드 본딩 공정을 적용해 Gen2(Xtacking 1.0, 64단) 이후부터 현재의 Gen4 232단 Xtacking 3.0까지 양산하거나, 218단부터 하이브리드 본딩 공정을 적용한 3D 낸드 CBA 구조를 출시한다는 계획이다.

3D 낸드의 단수는 현재의 200~300단 수준에서 향후 수년 내에 500~600단의 제품이 개발될 것으로 보이며, 이 경우, TLC 칩 기준으로 2Tb 다이(Die)가 주요 제품군이 될 것으로 예상된다. 하지만, 여러 가지 도전 과제들 역시 만만치 않다. ▲스트링/셀 전류(Cell Current) 확보 ▲HARC* 장비/공정 개발 ▲극저온 에칭* 적용 확대, ▲Carrier Mobility* 증가 ▲Stress/Warpage 보상 공정* ▲무결점 하이브리드 본딩* 기술 ▲X-&Y- 셀 미세화* ▲Multi-Bonded 낸드* 기술 확보 ▲CMOS/Peripheral Area Scaling* 등의 과제 해결을 위한 노력이 지속돼야 한다.

* HARC(High Aspect Ratio Contact): 높은 종횡비를 갖는 컨택을 의미하며 특히 단수가 증가한 3차원 낸드의 경우에는 종횡비가 50 이상으로 매우 높아서 식각 공정 및 증착 공정에서 높은 종횡비를 감안한 공정 및 장비가 필요하다.
* 극저온 에칭: 저온 또는 극저온 식각장비를 의미하며 공정 온도가 낮아질수록 특히 극저온 상태로 갈수록 높은 종횡비를 갖는 컨택 공정에 유리하다.
* Carrier Mobility: 전류는 곧 전자의 흐름이므로 전자(캐리어)의 이동도를 증가시켜 주는 것이 셀 전류를 확보하는 방법의 하나가 될 수 있다.
* Stress/Warpage 보상 공정: 3차원 낸드 구조 형성 공정 시에 단수가 증가함에 따라 옥사이드와 나이트라이드 막질 증착 증가로 인한 막질 스트레스 증가와 이에 따른 웨이퍼의 휨(Warpage) 현상이 나타나게 되는데 이를 개선하는 공정이다.
* 무결점(Defect-Free) 하이브리드 본딩: 반도체 웨이퍼 또는 반도체 칩을 본딩하는 경우, Cu(구리) 배선 공정과 평탄화 그리고 열처리 기술을 접목하여 사용하는데, 배선 패턴의 높낮이 및 돌출 정도, 평탄화 공정 조건에 따라 발생할 수 있는 미세 동공 등의 결함을 없애는 기술이다.
* X-&Y- 셀 미세화: X-축 및 Y-축 방향으로의 미세화
* Multi-Bonded 낸드: 사용 가능한 웨이퍼 본딩(하이브리드 본딩) 기술을 확대해 여러 번의 낸드 셀 어레이 적층 또는 여러 장의 낸드 어레이 웨이퍼와 주변회로 웨이퍼를 본딩하는 기술이다.
* CMOS/Peripheral Area Scaling: 메모리의 주변회로에 필요한 트랜지스터들이 형성된 영역을 더욱 미세화하기 위한 노력을 의미한다.

지금까지, D램과 낸드플래시로 대표되는 메모리 시장의 동향을 함께 살펴봤다. 누군가는 메모리의 중요성을 간과하기도 한다. 하지만 메모리 없이는 어떠한 반도체 제품의 미래도 없다. 미래를 상징하는 AI, 사물인터넷(IoT), 클라우드, 메타버스, 게임, 자율주행, 우주 산업, 무인 의료 서비스 등 모든 분야는 메모리 기술의 발전이 없이는 이룰 수 없는 것들이다. 지금까지도 잘해 왔지만, 다가올 미래에 획기적인 기술 혁신을 위해, 메모리 강국 대한민국의 SK하이닉스와 같은 기업이 모든 영역에서 리더십을 발휘하기를 바란다.

한편, 여전히 시장에서는 고성능 반도체 기술을 요구하고 있다. 고용량 확보를 위한 웨이퍼 집적도 기술 발전의 한계를 해소하면서 고성능 제품의 시장 요구사항을 충족시키기 위해 등장한 솔루션이 바로 어드밴스드 패키징(Advanced Packaging) 기술이다.

어드밴스드 패키징은 매우 복잡하고 다양한 기술을 포함하지만, 핵심은 패키징에서의 연결 즉, ‘패키징 인터커넥션(Interconnection)’ 기술이다. 이 글에서는 패키징 기술의 진화 발전과 이에 기여하고 있는 SK하이닉스의 기술력 및 성과를 다뤄보고자 한다.

어드밴스드 패키징에서 인터커넥션의 중요성

우선 반도체 칩은 제품의 성능을 고려한 ‘패키징’을 통해 전력을 공급받고 신호를 교환하며 동작한다. 그래서 패키징 기술력에 따라 제품의 속도, 밀도, 기능에 큰 영향을 미치기 때문에 패키징 인터커넥션 기술은 끊임없이 변화하고 발전하고 있다.

팹(Fab)에서 미세 패턴을 구현하기 위해 여러가지 공정이 개발되었다면, 패키징 공정에서는 인터커넥션 기술을 발전시키기 위한 전방위적인 연구가 진행되고 있다. 그 결과 아래 네 가지 유형의 인터커넥션 기술이 개발되어 오고 있다.

▲ 인터커넥션 기술 유형별 대표적인 제품의 사양(예시)

1) 와이어 본딩(Wire Bonding)

와이어 본딩은 가장 먼저 개발된 인터커넥션 기술이다. 대표적으로 금, 은, 구리와 같은 전기적 특성이 우수한 재료를 와이어로 사용하여 칩과 기판을 연결하는 데 사용했다. 이는 비용적인 측면에서 가장 효율적이고 신뢰성 높은 인터커넥션 기술이지만, 연결되는 물리적인 길이가 길기 때문에 최근 고속 동작이 요구되는 최신 장치에는 적합하지 않다. 따라서 와이어 본딩은 고속 동작을 요구하지 않는 모바일 D램과 낸드 칩에 주로 채용되고 있다.

2) 플립 칩 본딩(Flip Chip Bonding)

플립 칩 본딩은 와이어 본딩보다 전기 경로의 길이가 수십분의 1로 짧아져 고속 동작이 가능하다. 그리고 이 기술은 웨이퍼 레벨에서 패키지가 진행되기 때문에 칩 레벨에서 진행되는 와이어 본딩에 비해 생산성도 우수하다. 또한, 칩 전면에 범프(Bump)*를 형성할 수 있기 때문에 더 많은 수의 데이터 출입구(이하 I/O)를 연결해 데이터 처리 속도까지 높일 수 있다. 이런 장점으로 CPU, GPU 및 고속 D램 칩의 패키징에 널리 사용된다.

그러나 플립 칩 본딩은 다수의 칩을 적층하기 어려워 고밀도를 필요로 하는 메모리 제품에 불리하다. 또, 범프와 유기 PCB 사이 간격의 한계로 인해 더 많은 I/O를 연결하는 데는 제한이 있다. 이러한 한계를 극복하기 위해 TSV 본딩이 개발되었다.

3) TSV 본딩(Through Silicon Via Bonding)

고밀도가 요구되는 칩 간 연결 시 플립 칩 본딩을 사용하는 대신 TSV* 본딩은 칩에 구멍을 뚫고 전극을 연결하기 위해 금속과 같은 전도성 물질을 채워 칩을 수직으로 연결한다. TSV 본딩이 적용된 웨이퍼를 제조하고, 패키징을 통해 상단과 하단에 마이크로 범프를 형성하여 이 범프들을 수직 연결하는 방식으로 여러 칩을 쌓을 수 있다. 이 TSV를 통해 범프를 수직으로 연결하는 것이 가능해졌기 때문에 다수의 칩을 적층할 수 있었다.

초기 TSV 본딩은 4단 적층으로 시작하여 8단으로 증가했고, 최근에는 12단까지 적층할 수 있게 되었다. 올해 4월 SK하이닉스는 세계 최초 12단 적층 HBM3 개발에 성공했다[관련기사]. 일반적으로 TSV를 활용하여 범프를 본딩하는 공법은 열압착(Thermal Compression) 기반 비전도성접착필름(Non-Conductive Film, NCF)*이지만 SK하이닉스는 MR-MUF* 공정을 적용하여 적층에 필요한 압력을 낮출 수 있고 MR(Mass Reflow)의 특징인 자기 정렬*이 가능했기에, SK하이닉스는 세계 최초로 12단 적층 HBM3 개발이라는 성과를 달성할 수 있었다[관련기사].

▲ 올해 4월 SK하이닉스가 TSV 본딩 패키징 기술을 적용해 세계 최초로 개발한 12단 적층 HBM3

지금까지 설명한 와이어 본딩, 플립 칩 본딩, TSV 본딩은 다양한 영역에서 각 제품의 목적에 맞게 적용되어 패키징 공정에서 활용되고 있다. 하지만, 최근에는 구리와 구리를 직접 본딩하는 새로운 인터커넥션 기술이 등장했다. 이는 구리 하이브리드 본딩이 그것이다.

4) 칩렛(Chiplet)*을 활용한 하이브리드 본딩(Hybrid Bonding)

‘하이브리드(Hybrid)’라는 용어는 두 가지 유형의 계면(면과 면 사이의) 본딩*이 동시에 형성되는 것을 말하기 위해 사용된다. 하나는 산화물 면과 면 사이의 본딩이고, 다른 하나는 구리와 구리 사이의 본딩이 동시에 일어난다.

사실 이 기술은 이미 수년 전부터 CIS(CMOS Image Sensor)를 대량 생산하는 데 적용되었던 기술이다. 다만 이 기술이 최근 다시 주목받는 이유는 칩렛(Chiplet)의 개념이 확대되었기 때문이다. 칩렛은 기능별로 분리된 개별 칩을 패키징으로 다시 연결하여 다양한 기능을 하나의 칩으로 구현하는 기술이다.

칩렛이 주목받는 이유는 비용 효율성 측면에서의 장점이다. 하나의 칩에 모든 기능을 구현하려면 칩 크기가 커지고, 이는 웨이퍼 수율 손실로 이어진다. 또한 칩의 일부 영역은 비용이 많이 드는 복잡한 기술 영역이 있는 반면, 저렴한 레거시 기술로 완성할 수 있는 영역이 있는데, 만약 칩이 분리되지 않는다면 아주 작은 면적에만 복잡한 기술을 필요로 하는 경우라도 칩 전체에 해당 기술을 적용해야 해야 하기에 제조 공정이 비싸진다. 하지만 칩렛 기술에서는 칩 기능을 분리할 수 있어 필요한 기술을 선별적으로 적용할 수 있기 때문에 비용 절감이 가능하다.

칩렛 기술의 개념은 10여년 전부터 논의 되었으나 칩을 상호 연결할 수 있는 패키징 기술이 부족하여 활성화되지 않았다. 그러나 최근 C2W(Chip-to-Wafer)의 하이브리드 본딩 기술의 발전으로 칩렛 기술 채택이 가속화되기 시작했다. C2W 하이브리드 본딩은 여러 가지 장점을 가지고 있다.

첫째, 솔더 프리(Solder-Free) 본딩이 가능하여 본딩 레이어의 두께를 줄이고 전기 경로를 짧게 하여 저항을 낮출 수 있다. 이로 인해 마치 단일 칩처럼 성능 저하 없이 고속으로 작동할 수 있다.

둘째, 구리와 구리를 직접 연결함으로써 범프의 간격을 획기적으로 줄일 수 있다. 보통 솔더를 사용할 때, 범프 간격을 10μm(마이크로미터) 이하로 구현하기 어렵지만, 구리-구리 직접 본딩 공정을 적용하는 하이브리드 본딩의 경우에는 범프 간격을 μm이하 수준으로 줄일 수 있어 칩을 설계하는 데 있어 유연성이 높아진다.

셋째, 향후 더욱 중요해질 패키징의 특징 중 하나인 방열 특성이 개선된다. 마지막으로 앞서 언급한 것과 같이 본딩 층의 두께와 범프 간격이 줄어들면서 패키징의 크기를 획기적으로 줄일 수 있다.

그러나 하이브리드 본딩도 해결해야 할 과제가 있다. 견고한 품질을 확보하기 위해서 이물질 제어를 나노미터 단위 수준으로 개선해야 하고, 본딩 레이어의 평탄도를 조절해야 할까도 큰 과제이다. 한편, SK하이닉스는 이러한 하이브리드 본딩 기술을 HBM 제품에 적용해 12단 적층 HBM을 넘어 다음 HBM 제품에 회사의 최첨단 패키징 솔루션을 적용할 계획이다.

하이브리드 본딩으로 패키징 기술을 고도화하는 SK하이닉스

SK하이닉스는 12단 적층 HBM의 다음 제품인 고용량, 고적층 HBM에 하이브리드 본딩을 적용할 계획으로 기술을 개발하고 있다. 지난 2022년에는 HBM2E에 하이브리드 본딩을 적용하여 8단 적층을 구현하고 전기 테스트까지 완료하여 기본적인 신뢰성을 확보한 바 있다. 이는 지금까지 대부분의 하이브리드 본딩이 단층 레이어 본딩, 즉 두 개의 칩을 면대면으로 적층하는 방식으로 이루어진 것과 비교해 상당한 성과였다. SK하이닉스의 HBM2E는 하나의 기본 다이와 8개의 D램 다이를 성공적으로 쌓았고, 이는 2024년 출시 예정인 다음 HBM 제품에서 이 성과를 뛰어넘을 것으로 생각된다.

하이브리드 본딩은 모든 패키징 업계에서 가장 주목받고 있는 기술로 많은 회사가 해당 기술 발전을 주도하기 위해 노력하고 있다. 앞서 언급했듯이, 하이브리드 본딩은 수많은 장점을 가지고 있지만 여전히 갈 길이 멀다. SK하이닉스는 선도적인 HBM 기술을 바탕으로 하이브리드 본딩 외에도 다양한 패키징 기술을 개발하여 패키징 기술과 플랫폼 솔루션을 전례 없는 수준으로 끌어올리며 패키징 기술 리더십을 공고히 할 것이다.