#1. 적층(Stack) 패키지

여러 채의 건물로 구성된 일반 주택 단지는 아주 넓은 면적이 필요하다. 하지만 그 주택단지에 거주하는 모든 사람들을 비교적 좁은 면적의 고층 빌딩 하나에 모두 거주하게 만들 수도 있다. 바로, 이 고층 빌딩이 적층 패키지의 장점을 잘 보여준다. 여러 개의 패키지로 기능하는 것을 하나의 적층 패키지로 만들어 훨씬 작은 면적에서 더욱 향상된 기능을 할 수 있게 만든 것이다. 적층 패키지는 중요한 패키지 기술이자 제품 구현 방법이다. 패키지 하나에 칩을 하나만 넣은 제품이 일반적이지만, 최근에는 서로 다른 기능을 가진 칩들을 한 패키지에 넣음으로써 다양한 기능을 가진 패키지를 구현하거나, 메모리의 경우 메모리 칩 여러 개를 한 패키지에 넣어서 더 높은 용량의 패키지를 구현한다. 이 기술로 반도체 회사는 고객들의 다양한 요구에 대응하면서 고부가가치까지 창출할 수 있다.

▲ 그림 1 : 적층 패키지의 분류(ⓒ한올출판사)

<그림 1>은 적층 패키지를 그 기술에 따라 3개의 종류로 분류한 것이다. 패키지를 적층하여 하나의 패키지를 만드는 패키지 적층 패키지, 칩들을 한 패키지 내에서 적층하여 와이어 본딩을 이용한 칩 적층 패키지, 그리고 칩 적층 패키지 내부의 전기적 연결(Interconnection)을 기존 와이어 접합 기술이 아닌 실리콘 관통 전극 TSV을 이용한 칩 적층 패키지로 각각 분류하였다.

◎ 패키지 적층 (Package Stack)

패키지 적층 패키지는 패키지 자체를 수직으로 적층하여 만든 패키지로, 칩 적층 패키지와 장점과 단점이 서로 반대된다. 패키지 적층 패키지는 테스트가 완료된 패키지를 적층한다. 그리고 적층한 후에도 테스트 시 불량이 난 패키지를 양품인 패키지로 교체하는 재작업(rework)이 쉽다. 이 때문에 칩 적층 패키지에 비해서 테스트 수율 면에서 우수하다. 하지만 칩 적층 패키지에 비해서 크기가 크고, 신호 전달 경로가 길어서 전기적 특성이 칩 적층 패키지에 비해 떨어질 수 있다.

대표적인 패키지 적층 패키지는 PoP(Package on Package)이다. 특히, 모바일 제품에 많이 사용된다. PoP가 널리 사용되는 이유는 사업 구조상 패키지 적층의 장점을 충분히 활용할 수 있기 때문이다. 모바일 제품에 적용되는 PoP의 경우엔 위의 패키지와 아래 패키지에 들어가는 칩 종류와 기능이 다르고, 만드는 회사도 다르다.

위 패키지는 주로 메모리 칩이 들어간 패키지이고 메모리 반도체 회사에서 만든다. 아래 칩은 모바일 프로세서가 들어간 패키지이고 주로 팹리스 회사들이 파운드리와 OSAT를 이용하여 만든다. 이렇게 패키지 만드는 주체가 다르므로 각자 패키지를 만들어 테스트로 양품을 잘 선별한 다음에 그것들을 적층한다. 만약 적층 후에 불량이 발생하더라도 불량이난 회사의 제품만 양품으로 교체하는 재작업이 가능하므로 사업 구조상으로 패키지 적층이 큰 이점이 있는 것이다.

◎ 칩 적층(Chip Stack) – Chip Stack with Wire Bonding

한 패키지에 여러 개의 칩을 넣을 때 수직으로 적층할 수도 있고, 기판에 수평으로 붙여서 넣을 수도 있다. 수평으로 넣는 경우엔 패키지 크기가 커지게 되므로 대세는 수직으로 적층하는 것이다. 칩 적층 패키지는 패키지 적층 패키지에 비해서 더 작은 크기의 패키지를 구현할 수 있고 전기적 신호 전달 경로가 짧아 전기적 특성이 우수하다. 하지만 패키지 테스트 시 한 개의 칩이 불량인 경우 패키지 내의 다른 칩들이 양품이더라도 전체 패키지를 버려야 하므로 테스트 수율에 상대적으로 취약하다.

메모리 반도체 칩을 적층하는 칩 적층 패키지는 적층되는 칩이 많을수록 용량이 늘어난다. 때문에 더 많은 칩을 넣을 수 있는 기술을 개발하고 있다. 그러나 고객들은 칩이 많이 적층 된다고 해서 패키지 두께까지 늘어나는 것은 원하지 않는다. 그러므로 고정된 패키지 두께 안에서 더 많은 칩을 적층하는 기술을 개발해야 한다. 그러기 위해선 패키지 두께에 영향을 주는 모든 것들을 얇게 만들어야 한다. 우선 칩 두께를 기존보다 더 얇게 만들어야 한다. 또한 서브스트레이트도 얇게 만들어야 하고, 제일 위의 칩과 패키지 위 표면과의 간격도 작아져야 한다. 이는 공정상에 많은 어려움을 야기한다. 특히, 칩이 얇아지는 경우 공정 중에 칩이 물리적으로 손상될 위험이 커진다. 때문에 이런 문제점을 극복할 수 있는 패키지 공정이 개발되고 있다.

◎ 실리콘 관통 전극(Through Si Via, TSV) – Chip Stack with TSV

✓ TSV의 정의

실리콘 관통 전극은 약자로 TSV라고도 부른다. TSV는 실리콘을 뚫어서 전도성 재료로 채운 전극을 의미하며, 칩을 적층하기 위한 기술이다. 칩을 적층할 때 기존에는 칩과 칩, 칩과 서브스트레이트를 와이어로 연결하던 것을 칩에 구멍을 뚫어서 전도성 재료인 금속 등으로 채워 수직으로 칩을 연결하는 기술이다. TSV는 적층 시에는 칩 단위 공정을 하지만, 적층 전에 TSV를 형성하고, 적층 연결을 위해 칩 앞뒤에 솔더 범프를 형성하는 공정을 웨이퍼 레벨로 진행한다. 때문에 웨이퍼 레벨 패키지 기술로 분류되기도 한다.

▲ 그림 2 : RDL기술이 적용된 칩과 단면도(ⓒ한올출판사)

✓ TSV의 장점

TSV를 이용한 패키지의 큰 장점은 성능과 패키지 크기이다. <그림 2>의 와이어를 이용한 칩 적층에서는 적층된 칩의 옆면에 거미줄처럼 와이어들이 연결된 것을 볼 수 있다. 적층되는 칩의 개수가 많고, 연결할 핀 수가 많을수록 와이어는 더욱 복잡해지고, 와이어를 연결할 공간도 많이 필요하다. 그러나 같은 그림에서 TSV를 이용한 칩 적층 사진을 보면 복잡한 와이어도 없고, 와이어를 연결할 공간도 필요 없음을 알 수 있다. 즉, 그만큼 패키지의 크기를 줄일 수 있다. 앞서 플립 칩의 전기적 특성이 좋은 이유는 시스템과 연결할 핀을 원하는 위치에 형성하기 쉽고, 개수도 늘릴 수 있으며, 전기 신호 전달 경로가 짧기 때문이라고 설명했다. TSV를 이용하여 칩을 적층한 패키지의 전기적 특성이 좋은 이유도 이와 같다. 위 칩에서 바로 아래 칩에 전기 신호를 전달하고자 할 때 TSV를 이용한 칩 적층은 TSV를 이용해서 바로 아래로 신호가 전달되지만, 와이어를 이용한 경우에는 서브스트레이트까지 내려갔다가 다시 올라와야 해서 신호 전달 경로의 길이가 훨씬 길어진다. <그림 2>의 와이어를 이용한 칩 적층을 보면 칩의 한가운데는 절대로 와이어로 연결할 수 없다는 것을 알 수 있다. 반면에 TSV의 경우에는 칩의 한가운데도 뚫어서 전극으로 만들고 서로 연결할 수 있다. 핀의 개수도 와이어를 이용한 경우보다 훨씬 더 늘릴 수 있다.

핀의 개수를 늘릴 수 있다는 장점 때문에 디램(DRAM)에서 새로운 아키텍처*로 개발된 메모리가 HBM(High Bandwidth Memory)이다. 보통 디램의 스펙에서 X4라고 표현된 것은 정보를 전달할 수 있는 핀의 개수가 4개라는 것을 의미한다. 즉, 디램에서 동시에 내보낼 수 있는 정보가 4bit라는 뜻이다. X8이면 8bit, X16이면 16bit, X32이면 32bit이다. 이 핀의 개수를 더 늘리면 더 많은 정보를 동시에 보낼 수 있으므로 더 늘리고 싶지만, 와이어를 이용한 적층에서는 공정상의 한계 때문에 X32가 최대였다. 하지만 TSV를 이용한 적층에서는 이런 한계가 없으므로 HBM의 경우 X1024를 구현하였다. HBM이 핀당 속도가 1Gbps일 때 내보낼 수 있는 정보량(Data Bandwidth)과 동일한 양을 X4 디램에서 내보내고 싶으면 핀 하나당 속도는 256Gbps여야 한다. X8 디램에서는 128Gbps, X16 디램에서는 64Gbps, X32 디램에서는 32Gbps의 핀당 속도를 가져야 한다. 하지만 현재 어떤 제품에서도 핀당 속도 32Gbps나 그 이상의 속도가 구현되지 못하고 있다. HBM의 첫 번째 제품이 핀당 속도가 1Gbps였고, 두 번째 세대인 HBM2E에서는 핀당 속도가 3.2Gbps가 넘는다. 세 번째 세대인 HBM3에서는 핀당 속도가 6Gbps일 것이다. 기존의 디램에서는 절대 구현할 수 없는 정보량을 HBM은 시스템으로 보낼 수 있는 것이다. 이 때문에 많은 시스템 업체에서 HBM을 적극 채용하거나 채용을 검토하고 있어서 앞으로 HBM의 적용은 더욱 커질 것이다.

* 아키텍쳐(Architecture): 구조, 구성 방식

✓ TSV의 메모리 적용 제품

현재 TSV를 DRAM에 적용한 양산 제품군은 그래픽, 네트워크, HPC(High Performance Computing) 등에 적용하는 HBM, 그리고 DRAM 메모리 모듈로 주로 사용되는 3DS(3D Stacked Memory) 등이다.

HBM은 패키지가 다 완료된 제품이 아닌, 반 패키지 제품이다. 시스템 업체에 이 HBM을 보내면 시스템 업체가 인터포저(Interposer)*를 사용하여 <그림 3>과 같은 구조로 자신의 로직 칩 옆에 HBM을 나란히 붙인 2.5D 패키지를 만든다. 이 패키지는 일종의 SiP(System in Package)이다.

* 인터포저(Interposer): 2.5D 패키지에는 HBM과 로직칩의 IO범프수가 너무 많아서 서브스트레이트에 그를 대응하는 패드를 만들 수 없다. 때문에 웨이퍼 공정을 통해서 HBM과 로직칩을 대응할 수 있는 패드와 금속 배선을 만들어 HBM, 로직칩을 붙일 수 있게 한 것이 인터포저이다. 이 인터포저는 TSV로 다시 서브스트레이트에 직접 연결된다.

HBM 핀은 20um 크기의 마이크로 범프로 만들어진다. 시스템 업체가 패키지 공정 시에 HBM과 로직 칩을 인터포저(Interposer)에 붙이고, 이 인포터저를 서브스트레이트에 직접 붙인다. HBM 1개당 마이크로 범프의 수는 보통 5천 개 수준이다. 로직 칩도 2만 개 정도의 마이크로 범프를 가진다. HBM이 4개 사용된다면, 패키지 내 마이크로 범프의 수는 4만 개 정도가 된다. 만약 20um 크기의 마이크로 범프 4만 개를 서브스트레이트에 바로 붙이려면 그 정도 크기와 숫자의 패드를 서브스트레이트로 만들어야 할 것이다. 하지만 일반적인 서브스트레이트 제조 공정에서는 쉽지 않은 일이다. 그리고 이 4만 개의 마이크로 범프는 대부분 로직 칩과 HBM이 상호 통신하는 데 사용된다. 실제 패키지 밖 시스템으로 나가는 신호는 대부분 로직 내에서 연산 처리된 신호들이다. 그러므로 인터포저에 금속 배선을 만들어 HBM과 로직 칩을 붙이고 그 안에서 대부분의 신호를 처리한 후 로직 칩에서 나갈 일부 신호를 인터포저 내 TSV를 통해 서브스트레이트로 보내면, 인터포저와 서브스트레이트 사이를 연결할 범프 수가 많지는 않다. 따라서 서브스트레이트 제작에 큰 어려움은 없다.

▲ 그림 3 : HBM을 이용한 2.5D 패키지(ⓒ한올출판사)

3DS 메모리는 BGA 패키지를 만들어 그것을 다시 PCB 기판에 실장해 메모리 모듈 형태의 제품을 만든다. 실제 서버용 컴퓨터에서 DRAM 메모리 모듈은 고속·고용량을 요구하는데, 속도가 올라가면 올라갈수록 기존의 와이어를 이용한 칩 적층 패키지로는 그 특성을 만족할 수 없다. 그래서 모듈에 TSV를 이용한 칩 적층 패키지를 모듈로 만들어 서버 컴퓨터 등의 하이엔드 시스템에 사용하고 있다.

#2. 시스템 인 패키지(System in Package, SiP)

HBM을 이용하여 로직 칩과 함께 만든 패키지가 SiP(System in Package)의 일종이다. SiP는 시스템을 하나의 패키지로 구현한다. 그러나 시스템 구성 요소, 예를 들어 센서, AD 컨버터, 로직, 메모리, 배터리, 안테나 등이 다 갖추어져야 완벽한 시스템이 되는데, 현재 기술 수준으로는 모든 시스템 구성 요소를 한 패키지에 구현하지 못한다. 하지만 패키지 연구자들은 이를 목표로 계속 기술을 개발하고 있다. 현재의 SiP는 시스템 구성 요소 중 몇 개를 한 패키지로 구성한 것을 SiP이라고 통칭한다. HBM을 적용한 패키지의 경우에는 메모리인 HBM과 로직칩을 하나의 패키지로 만들어서 SiP를 만드는 것이다.

SiP와 대비되는 개념이 바로 SoC(System on Chip)이다. 시스템을 칩 레벨에서 구현하는 것이 SoC인데, 몇 개의 다른 기능을 한 칩에 구현하여 SoC라고 분류하고 있다. 현재 대부분의 프로세서들은 SRAM 메모리를 칩 안에 내장하고 있다. 이는 프로세서의 로직 기능과 SRAM의 메모리 기능이 한 칩에서 구현되는 것으로 SoC로 분류한다.

SoC는 여러 기능을 하나의 칩에 담아야 하므로 개발 난이도도 높고 기간도 길다. 또한 이미 개발된 SoC의 한 소자의 기능만 업그레이드하고 싶다 하더라도, 처음부터 다시 설계하고 개발해야 한다. 반면에 SiP는 이미 개발된 칩들과 소자들을 모아 한 패키지로 만드는 것이라서 개발 기간도 짧고 개발 난이도도 낮다. 완전히 구조가 다른 소자라고 하더라도 칩 자체는 각자 따로 개발·제조되는 것이라서 하나의 패키지로 만드는 것은 비교적 용이하다. 그리고 기능의 한 부분만 업그레이드하고 싶다면 해당되는 소자만 새로 개발된 것을 사용하면 된다. 하지만 어떤 제품이 아주 오랫동안 대량으로 사용될 수 있다면 SiP로 개발하는 것보다는 SoC로 개발하는 것이 더 효율적일 수 있다. 왜냐하면 SiP는 여러 칩을 하나의 패키지로 만드는 것이므로 제조 시 사용되는 재료도 많고, 패키지 크기도 커지게 되기 때문이다.

SoC와 SiP를 대비해서 설명하였지만, 이 두 기술은 둘 중 하나를 선택해야 하는 기술은 아니다. 서로 시너지를 내며 상승효과를 만들 수 있는 기술이다. SoC가 개발되면 그 SoC 칩과 다른 기능의 칩들을 하나의 패키지로 만들어서 더 좋은 기능의 SiP로 구현할 수 있기 때문이다.

▲ 그림 4 : SoC와 TSV를 이용한 칩 적층 SiP의 신호 전달 경로 길이 비교 (ⓒ한올출판사)

SiP와 SoC의 성능을 비교할 때 예전에는 하나의 칩으로 구현된 SoC의 전기적 특성이 무조건 더 좋다고 생각되어 왔다. 그런데 칩 적층 기술, 특히 TSV를 이용한 칩 적층 기술이 나오면서 SiP도 SoC 못지않은 전기적 특성을 가지게 되었다. <그림 4>는 SoC와 TSV로 적층된 SiP의 신호 전달 경로를 비교한 것이다. SoC 칩의 한쪽 끝에서 반대편 모서리 끝으로 신호를 전달하는 경우, 그 SoC를 9개로 분할한 후 TSV로 적층하면 훨씬 경로가 짧아지는 것이다. TSV로 적층된 SiP은 다른 많은 장점 또한 동반한다. 때문에 이 개념을 더욱 발전시킨 칩렛(Chiplet)이란 기술이 최근 많은 관심을 받고 있다. 칩렛은 <그림 5>처럼 기존의 로직칩을 기능별로 쪼개고, 각 칩들을 TSV로 연결하는 기술이다. 칩렛은 한 개의 칩(Monolithic)으로 만드는 것보다 크게 세 가지 장점을 가진다.

▲ 그림 5 : 칩렛의 개념도 (ⓒTSMC)

첫 번째는 수율향상이다. 웨이퍼에서 칩 크기가 크면 웨이퍼 수율에서 불리한데, 칩을 쪼개서 만들면 웨이퍼 수율이 높아져 제조 비용이 절감된다. 300mm 웨이퍼에 칩 수, 즉 넷 다이(Net die) 수가 100개인 제품과 1,000개인 제품이 있는 경우를 예를 들어보자. 웨이퍼 공정에서 불순물 5개가 웨이퍼 전면에 고루 떨어져서 5개의 칩에서 불량이 발생한다면 칩 수가 100개인 제품은 수율이 95%이고, 1,000개인 제품은 99.5%다. 칩 크기가 작아서 넷 다이 수가 많은 제품이 수율이 훨씬 높은 것이다. 그러므로 SoC로 한 개의 칩으로 구현하는 것보다는 그것을 기능별로 잘라서 SiP로 구현하는 것이 제조 비용상으로도 유리하다.

두 번째는 개발의 효율화다. 한 개의 칩은 기능을 업그레이드하거나 최신 기술을 적용하고자 할 때 칩 전체를 다시 개발해야 한다. 하지만, 칩을 나누어 놓으면 필요 기능을 하는 칩만 업그레이드하거나 최신 기술을 적용해서 개발하면 되므로 개발 기간이 짧아지고, 효율도 높아진다. 예를 들면, 쪼개진 칩들 중에서 어떤 칩은 기존의 20nm 기술을 쓰고, 어떤 칩은 최신 기술인 10nm 미만의 기술을 사용하여 개발 효율을 높이는 것이다.

세 번째는 기술 개발의 집중화다. 칩을 기능별로 쪼개어 놓으면 모든 기능의 칩을 직접 개발하지 않아도 된다. 핵심 기술에 해당되는 칩만 직접 개발하고, 다른 칩들은 구매하거나 외주를 주어도 되는 것이다. 그렇게 함으로써 회사의 역량을 핵심 기술을 개발에 집중하게 하는 것이다.

이러한 장점 때문에 인텔, 삼성, TSMC, AMD 등 주요 반도체 회사들이 칩렛을 이용한 반도체 제품을 선보이거나 로드맵에 제시하고 있다.

반도체 공정은 웨이퍼를 제조하고 회로를 새기는 전공정, 칩을 패키징하는 후공정으로 나뉜다. 이중 후공정은 반도체 미세화 기술이 한계점에 다다른 현시점에서 중요성이 점점 더 커지고 있다. 특히, 새로운 부가가치를 만들 수 있는 핵심 기술로 주목받고 있다.
 

뉴스룸은 앞으로 총 11화에 걸쳐 <반도체 부가가치를 올리는 패키지와 테스트>라는 책을 근간으로 반도체 후공정 과정에 대해 살펴보고자 한다. 이번 연재가 업계에 입문하려는 학생들에게는 길잡이가 되는 지침서의 역할을, 유관 업무에 종사하는 분들에게는 이해도를 높이는 안내서의 역할을 할 수 있기를 바란다.(필자 주)

#1. 반도체 패키지의 분류

반도체 패키지는 <그림 1>과 같이 분류할 수 있다. 먼저 크게 웨이퍼를 칩 단위로 잘라서 패키지 공정을 진행하는 컨벤셔널(Conventional) 패키지와 패키지 공정 일부 또는 전체를 웨이퍼 레벨로 진행하고 나중에 단품으로 자르는 웨이퍼 레벨 패키지로 분류했다.

▲ 그림 1 : 반도체 패키지의 종류(ⓒ한올출판사)

컨벤셔널 패키지는 패키징하는 재료에 따라 세라믹(Ceramic) 패키지, 플라스틱(Plastic) 패키지로 구분할 수 있다. 플라스틱 패키지는 잘라진 칩을 부착해 전기적으로 연결하는데, 그 매개가 되는 기판 종류에 따라 다시 리드프레임(Leadframe)을 사용하는 리드프레임 타입 패키지, 서브스트레이트(Substrate)를 사용하는 서브스트레이트 타입 패키지로 분류할 수 있다.

웨이퍼 레벨 패키지는 칩 위에 외부와 전기적으로 연결되는 패드를 웨이퍼 레벨 공정을 통해서 재배열해주는 RDL(Re-Distribution Layer), 솔더 범프(solder bump)*를 웨이퍼에 형성시켜 패키지 공정을 진행하는 플립 칩(Flip Chip) 패키지, 서브스트레이트 등의 매개체 없이 웨이퍼 위에 배선과 솔더 볼을 형성시켜 패키지를 완성하는 WLCSP(Wafer Level Chip Scale Package), 실리콘 관통 전극(TSV, Through Si Via)을 통해서 적층된 칩의 내부 연결을 해주는 TSV 패키지 등으로 분류할 수 있다. 그리고 WLCSP는 다시 웨이퍼 위에 바로 배선과 솔더 볼을 부착하는 팬인(Fan-in) WLCSP와 칩을 재배열하여 몰딩 웨이퍼로 만들어 칩 크기보다 큰 패키지에 웨이퍼 레벨 공정으로 배선을 형성하여 솔더 볼을 부착하는 팬아웃(Fan-out) WLCSP로 분류할 수 있다

* 솔더 범프(Solder Bump): 칩을 기판에 플립칩 본딩 방식으로 연결하거나 BGA, CSP등을 회로기판에 직접 접속하기 위한 전도성 돌기

#2. 컨벤셔널(Conventional) 패키지

◎ 플라스틱 패키지 – 리드프레임(Leadframe) 타입 패키지

▲ 표 1 : 리드프레임 타입 패키지의 종류(ⓒ한올출판사)

플라스틱 패키지는 칩을 둘러싸는 재료로 EMC* 같은 플라스틱 재료를 사용하는 패키지로 이 중에서 리드프레임 타입 패키지는 잘린 칩이 부착되는 기판으로 리드프레임을 이용한 패키지를 통칭한다. 이 패키지를 시스템 기판에 연결하는 핀(Pin)은 금속 리드(Lead)인데, 리드를 프레임으로 잡아준 형태라 리드프레임이라 부른다. 이 리드프레임은 얇은 금속판에 에칭 등의 방법으로 배선이 구현된 것이다.

* EMC(Epoxy Mold Compound): 경화제나 촉매의 존재 하에서 3차원 경화가 가능한 비교적 분자량이 작은 수지로 기계적, 전기 절연 및 온도 저항 특성이 매우 우수한 열경화성 플라스틱

[표 1]은 리드프레임 타입 패키지의 여러 종류를 보여준다. 1970년대에는 DIP, ZIP같이 리드를 PCB의 구멍에 삽입하는 관통홀(Through hole) 형태가 많이 사용되었다. 이후, 핀의 수가 많아지고 PCB의 디자인이 복잡해짐에 따라 삽입형 기술로는 한계가 생기며, TSOP·QFP·SOJ 같이 리드가 표면에 붙는 표면 실장형 형태가 개발되었다. 로직 칩같이 I/O핀이 많이 필요한 제품의 경우엔 QFP같이 옆 4면에서 리드가 형성되는 패키지가 적용되었다. 그리고 시스템 환경에서 실장 된 패키지의 두께가 더 얇은 것을 요구함에 따라 TQFP, TSOP 같은 패키지도 개발되었다. 그리고 반도체 제품에 고속 특성이 중요해지면서 패키지의 배선 설계를 다층으로 할 수 있는 서브스트레이트 타입 패키지가 주력 패키지 기술이 되었다. 하지만 아직도 TSOP 등의 리드프레임 타입 패키지도 많이 쓰이는데, 이유는 저렴하기 때문이다. 리드프레임은 금속판에 스탬핑이나 에칭 등으로 배선 형태를 만들기 때문에 제조 과정이 상대적으로 복잡한 서브스트레이트보다 가격이 저렴하고, 리드프레임 타입 패키지 제조 비용도 낮을 수밖에 없다. 그러므로 고속의 전기적 특성이 요구되지 않는 반도체 제품은 아직도 제조 비용이 낮은 리드프레임 타입 패키지를 선호하고 있다.

◎ 플라스틱 패키지 – 서브스트레이트(Substrate) 타입 패키지

서브스트레이트 타입 패키지는 서브스트레이트를 매개체로 사용하는 패키지다. 서브스트레이트가 제조 시에 여러 층의 필름을 이용하여 만들기도 하므로 라미네이트* 타입(Laminated type) 패키지라고 부르기도 한다.

* 라미네이트(Laminate): 필름 같은 얇은 재료들이 넓게 붙여진 것

서브스트레이트 타입 패키지는 리드프레임 타입 패키지에 비해 다층의 배선을 구성하기 때문에 전기적 특성이 우수하고 패키지 크기도 더 작게 만들 수 있다. 리드프레임 타입 패키지는 리드프레임으로 배선을 만들기 때문에 배선의 금속층 수는 무조건 1층이다. 리드프레임이 금속판으로 만들어지기 때문에 절대 2개 이상의 금속층 수를 형성시킬 수 없는 것이다. 반면에 서브스트레이트는 제조 시에 원하는 만큼의 금속층 수를 만들 수 있어서 패키지 설계나 전기적 특성 만족을 위해 필요에 따라 각각 다른 금속층 수의 서브스트레이트를 제작하게 된다. 칩과 시스템을 연결하는 배선을 리드프레임과 서브스트레이트에 각각 구현해 주어야 하는데, 만약 배선이 서로 교차해야 하는 경우에 리드프레임은 금속층이 1층이라서 배선 설계상으로 해결할 수가 없지만, 서브스트레이트의 경우엔 한 배선은 다른 금속층으로 비껴가도록 설계할 수 있다.

리드프레임은 핀(Pin) 역할을 할 리드가 패키지에 형성될 때 옆면에서만 만들 수 있다. 반면에 서브스트레이트 타입 패키지는 <표 2>의 사진처럼 한 면에 핀 역할을 하는 솔더 볼을 배열해 많은 수의 핀을 형성할 수 있으므로 전기적 특성 또한 높일 수 있다. 그리고 리드프레임 타입 패키지는 칩이 몰딩* 된 본체 크기 외에도 리드가 옆에 나온 공간만큼 패키지 크기가 커지지만, 서브스트레이트 타입 패키지는 핀이 패키지 바닥에 있으므로 옆에 별도의 공간이 필요하지 않아서 칩이 몰딩 된 본체 자체가 패키지 크기가 된다. 따라서 리드프레임 타입 패키지보다는 패키지 크기를 작게 만들 수 있다.

* 몰딩(Molding): 와이어 본딩된 또는 플립 칩 본딩 된 반도체 제품을 에폭시 몰딩 컴파운드로 밀봉시키는 공정

이러한 장점 때문에 지금은 대부분의 반도체 패키지가 서브스트레이트 타입이다.

▲ 표 2 : BGA와 LGA의 비교(ⓒ한올출판사)

서브스트레이트 타입의 패키지는 가장 일반적인 형태로 BGA (Ball Grid Array) 패키지가 주로 사용되나, 최근에는 Ball을 사용하지 않고, Ball Land만을 갖는 LGA (Land Grid Array) 형태의 패키지([표2] 참조)도 사용되고 있다.

◎ 세라믹(Ceramic) 패키지

세라믹 패키지는 세라믹(Ceramic) 보디(Body)를 매개체로 사용하는 패키지로 열 방출 및 신뢰성 특성이 우수하다. 반면에 세라믹을 제조하는 공정이 비싸다 보니 전체적으로 제조 비용이 높다. 그래서 주로 고신뢰성이 요구되는 로직 반도체에 사용되고, CIS(CMOS Image Sensor)용 패키지에서는 검증용으로 사용된다.

#3. 웨이퍼 레벨(Wafer Level) 패키지

◎ 웨이퍼 레벨 패키지(Wafer Level Chip Scale Package, WLCSP)

✓ 팬인(Fan in) WLCSP

웨이퍼 레벨 패키지는 패키지 공정을 웨이퍼 레벨로 진행한 패키지다. 협의적인 의미로는 패키지 공정 전체를 웨이퍼 레벨로 진행한 패키지이고, 그 대표적인 예가 WLCSP(Wafer Level Chip Scale Package)이다. 하지만 광의적인 의미로 보면 패키지 공정의 일부라도 웨이퍼 레벨로 진행한 패키지들은 웨이퍼 레벨 패키지에 포함한다. RDL을 이용한 패키지, 플립 칩(Flip chip) 패키지, 실리콘 관통 전극(TSV)을 이용한 패키지들이 여기에 해당한다.

WLCSP는 팬인 WLCSP와 팬아웃 WLCSP로 구분되는데, 먼저 팬인 WLCSP에 관해 설명하겠다. 팬인 WLCSP는 웨이퍼 위에 바로 패키지용 배선과 절연층, 솔더 볼을 형성한 패키지로 컨벤셔널 패키지와 비교하면 다음과 같은 장단점을 가졌다.

장점

– 칩의 크기가 그대로 패키지 크기가 되므로 가장 작은 크기의 패키지 구현이 가능하다.
– 서브스트레이트와 같은 매개체 없이 솔더 볼이 칩 위에 바로 붙기 때문에 전기적 전달 경로가 상대적으로 짧아서 전기적 특성이 향상된다.
– 서브스트레이트와 와이어 등의 패키지 재료를 사용하지 않고, 웨이퍼 단위에서 일괄적으로 공정이 진행되므로 웨이퍼에 칩 수, 넷 다이(Net die) 수가 많고, 수율이 높은 경우엔 저비용으로 공정이 가능하다.

단점

– 실리콘 Si 칩이 그대로 패키지가 되므로 패키지의 물리적·화학적 보호 기능이 약하다.
– 패키지가 Si 자체이므로, 패키지가 붙을 PCB 기판과 열팽창계수* 차이가 크다. 따라서 둘 사이를 연결하는 솔더 볼에 더 많은 응력이 가해지므로 솔더 조인트 신뢰성**이 상대적으로 취약하다.

* 열팽창계수(Coefficient of Thermal Expansion): 일정한 압력 아래에서 온도가 높아짐에 따라 물체의 부피가 늘어나는 비율로 보통 팽창이나 수축은 온도 증가나 감소와 선형적인 관계를 이루기 때문에 열팽창 계수(CTE)라 칭함
** 솔더 조인트 신뢰성(Solder Joint Relaibility): 반도체 패키지와 PCB기판을 솔더로 연결할 때, 패키지가 사용되는 기간 동안 이 접합부가 본래의 역할인 기계적·전기적 연결을 제대로 할 수 있는지 보장해주는 것

– 메모리의 경우 용량이 같더라도 새로운 기술로 칩을 개발하면 칩 크기가 달라지며 이에 따라 팬인 WLCSP의 패키지 크기도 달라지게 되므로 기존의 패키지 테스트 인프라(Infra)를 이용하지 못한다. 또한 패키지 볼 배열이 칩 크기보다 큰 경우에는 솔더 볼 배열을 패키지에 만들지 못하여 아예 패키지가 불가능하다.
– 웨이퍼의 칩 수가 적고, 수율이 낮은 경우엔 컨벤셔널 패키지 비용보다 패키지 비용이 더 커진다.

✓ 팬아웃(Fan out) WLCSP

팬아웃 WLCSP는 팬인 WLCSP의 장점을 가지면서 동시에 단점을 극복할 수 있는 WLCSP 기술이다. [표 3]은 팬인 WLCSP와 팬아웃 WLCSP를 비교한 것이다.

▲ 표 3 : 팬인 WLCSP와 팬아웃 WLCSP의 비교(ⓒ한올출판사)

팬(Fan)은 칩 크기를 의미한다. 칩 크기 안에 패키지용 솔더 볼이 다 구현된 것이 팬인 WLCSP인 것이고, 패키지용 솔더 볼이 팬 밖에도 구현된 것이 팬아웃 WLCSP이다.

팬인 WLCSP는 웨이퍼를 공정 중간에 자르지 않고 패키지 공정이 다 완료된 다음에 자른다. 이 때문에 칩 크기와 패키지 크기가 같을 수밖에 없고, 솔더 볼도 칩 크기 안에서 구현될 수밖에 없다. 반면에 팬아웃 WLCSP는 패키지 공정 전에 먼저 칩을 자르고, 잘린 칩들을 캐리어(Carrier)에 배열하여 웨이퍼 형태를 다시 만든다. 이때 칩과 칩 사이는 EMC라는 재료로 채워서 웨이퍼 형태를 만든다. 이렇게 만든 웨이퍼를 캐리어에서 떼어내고, 그 위에 웨이퍼 레벨 공정을 진행한 후 절단하여 낱개의 팬아웃 WLCSP를 완성한다.

팬아웃 WLCSP는 전기적 특성이 좋은 팬인 WLCSP의 장점은 그대로 가져간다. 그리고 단점인 기존의 패키지 테스트 인프라를 사용할 수 없다는 점, 패키지 볼 배열이 칩 크기보다 커지면 패키지를 만들 수 없다는 점, 불량인 칩들도 패키지 해야 해서 공정비용이 증가한다는 점 등은 모두 극복할 수 있다.

팬아웃 WLCSP는 먼저 칩을 자른 후에 공정을 진행한다. 따라서 웨이퍼 테스트에서 양품으로 판정된 칩만을 캐리어에 배열하여 불량품까지 패키지 공정을 진행하는 일은 없다. 그리고 팬아웃 WLCSP은 칩을 재배열할 때 간격을 크게 하면 패키지 크기가 커지고, 작게 하면 패키지 크기가 작아진다. 칩 간의 간격을 조절해 원하는 대로 패키지 크기를 조절할 수 있기 때문에 기존의 패키지 테스트 인프라를 활용할 수 있게 패키지 크기를 조절할 수 있고, 원하는 패키지 볼 배열을 구현하기도 쉽다. 이러한 팬아웃 WLCSP의 장점 때문에 최근에는 그 적용 범위가 커지고 있다.

✓ 재배선(ReDistribution Layer, RDL)

재배선은 ReDistribution Layer를 의미하며, 이 때문에 약자로 RDL 기술이라고 부르기도 한다. RDL 기술은 웨이퍼 상에 이미 형성되어 있는 본딩 패드*를 금속층을 더 형성시켜 원하는 위치에 다시 형성시키는 패드 재배열이 목적이다. <그림 2>는 RDL 기술로 센터 패드 칩의 패드가 가장자리로 재배열된 칩의 사진과 단면 구조를 보여준다. RDL 기술은 웨이퍼 레벨 공정으로 패드만 재배열해 준 것이고, RDL이 완료된 웨이퍼는 컨벤셔널 패키지 공정을 진행하여 패키지를 완성시킨다.

* 패드(Pad): 반도체에서 패드는 패드가 만들어진 대상이 다른 매체와 전기적으로 연결하는 통로를 의미한다. 칩에서는 와이어나 플립칩 범프로 외부와 전기적으로 연결될 패드가 만들어지고, 서브스트레이트에서는 칩과 서로 연결될 패드가 만들어진다.

▲ 그림 2 : RDL기술이 적용된 칩과 단면도(ⓒ한올출판사)

RDL기술은 고객이 웨이퍼에 그들만의 패드 배열을 요청한 경우, 요청을 만족시키기 위해 새로운 웨이퍼를 공정에서 제작하는 것 보다는 패키지 쪽에서 기존 웨이퍼에 RDL 기술로 패드만을 재배열하는 것이 효과적일 때 사용한다. 또한 센터 패드 칩을 칩 적층할 때도 RDL기술이 필요하다.

✓ 플립 칩(Flip Chip)

플립 칩 기술은 칩에 형성된 범프가 뒤집혀서(Flip) 서브스트레이트 등에 부착되기 때문에 플립 칩(Flip chip)이란 이름이 붙었다.

플립 칩은 패키징 분야에서 전통적으로 사용되고 있는 와이어 본딩과 같이 칩과 서브스트레이트 등의 기판을 전기적으로 연결하는 인터커넥션(전기 접속) 기술이다.

플립 칩 기술이 인터커넥션 기술로서 기존의 와이어 본딩 기술을 대체하게 된 것은 전기적 특성이 우수하기 때문이다. 플립 칩 본딩 기술이 와이어 본딩 기술 대비 전기적 특성이 우수한 것은 두 가지 이유 때문이다. 첫 번째는 전기 접속 연결을 할 수 있는 IO(Input, Output) 핀의 개수와 위치가 와이어 본딩 기술에 비해서 제약 사항이 없다는 것이고, 두 번째는 전기 신호 전달 경로가 와이어 본딩으로 연결된 것보다 짧다는 것이다.

와이어 본딩에 사용되는 칩 위의 금속 패드 배치는 일차원적이라서 가장자리 또는 센터로 위치가 한정된다. 이에 반해 플립 칩 본딩은 솔더 범프 형성과 서브스트레이트와의 접합 시 공정상 제약이 없다. 때문에 금속 패드 배치에 칩의 한 면을 다 이용해 2차원적으로 배열할 수 있어 기판과 연결할 수 있는 금속 패드의 수가 제곱 승으로 늘어난다. 그리고 범프를 형성할 패드의 위치도 칩 위 원하는 곳에 만들 수 있다. 특히, 파워를 공급하는 패드의 경우에는 파워가 필요한 곳 바로 근처에 형성할 수 있어 전기 특성을 더욱 강화할 수 있다. <그림 3>에서 볼 수 있는 것처럼 칩에 있는 정보를 동일 패키지 볼로 내보낼 때, 와이어 본딩보다 신호 전달 경로도 훨씬 짧아진다. 이 때문에 전기적 특성이 우수하다.

▲ 그림 3 : 와이어 본딩과 플립 칩 본딩의 신호 전달 경로 비교(ⓒ한올출판사)

앞에서 설명한 WLCSP도 웨이퍼 위에 솔더 볼을 형성하는 것이고, 이 절에서 설명하는 플립 칩도 웨이퍼 위에 솔더 범프를 바로 형성하는 것이다. 둘 다 PCB 기판에 바로 실장 할 수 있는 기술이나, 두 기술의 차이는 무엇일까? 가장 큰 차이는 솔더의 크기이다. WLCSP는 솔더 볼의 지름이 보통 몇백 um 수준이다. 하지만 플립칩 위에 형성되는 솔더는 몇십 um 수준이다. 크기가 작아서 플립 칩 위에 형성된 솔더는 보통 솔더 볼이 아닌 솔더 범프라고 부른다. 이렇게 플립 칩은 솔더의 크기가 작기 때문에 솔더 접합부 신뢰성을 솔더만으로 보장하긴 힘들다. 몇백 um 크기의 WLCSP 솔더 볼은 기판과 칩 사이의 열팽창계수 차이에서 오는 응력 스트레스를 감당할 수가 있지만, 고작 몇 um 크기의 플립 칩 솔더 범프는 감당하기 어렵다. 그러므로 솔더 접합부 신뢰성을 보장하기 위해 플립 칩 범프는 반드시 폴리머 계열인 언더필(Underfill) 재료를 범프 사이에 채워 넣어야 한다. 그래야 언더필 재료가 범프에 인가되는 스트레스를 분산하여 솔더 접합부 신뢰성을 보장하게 된다.

반도체 공정은 웨이퍼를 제조하고 회로를 새기는 전공정, 칩을 패키징하는 후공정으로 나뉜다. 이중 후공정은 반도체 미세화 기술이 한계점에 다다른 현시점에서 중요성이 점점 더 커지고 있다. 특히, 새로운 부가가치를 만들 수 있는 핵심 기술로 주목받고 있다.
뉴스룸은 앞으로 총 11화에 걸쳐 <반도체 부가가치를 올리는 패키지와 테스트>라는 책을 근간으로 반도체 후공정 과정에 대해 살펴보고자 한다. 이번 연재가 업계에 입문하려는 학생들에게는 길잡이가 되는 지침서의 역할을, 유관 업무에 종사하는 분들에게는 이해도를 높이는 안내서의 역할을 할 수 있기를 바란다.(필자 주)

#1. 반도체 패키지의 정의

전자패키징 기술은 모든 전자제품의 하드웨어 구조물과 관련된 기술로서, 하드웨어 구조물은 반도체와 같은 능동소자*와 저항, 캐패시터(Capacitor)**와 같은 수동소자***로 구성된다. 이렇듯 전자패키징 기술은 매우 폭넓은 기술이며, 0차 레벨 패키지부터 3차 레벨 패키지까지의 체계로 구분할 수 있다. <그림 1>은 실리콘 웨이퍼에서 단일 칩을 잘라내고, 이를 단품화하여 모듈(Module)을 만들고, 모듈을 카드 또는 보드(Board)에 장착하여 시스템을 만드는 전체 과정을 모식도로 표현한 것이다. 이러한 과정 전체를 일반적으로 패키지 또는 조립(Assembly)이라고 광의적인 의미로 표현한다. 그리고, 웨이퍼에서 칩을 잘라내는 것을 0차 레벨 패키지, 칩을 단품화하는 것을 1차 레벨 패키지, 단품을 모듈 또는 카드에 실장하는 것을 2차 레벨 패키지라 표현한다. 그리고 단품과 모듈이 실장된 카드를 시스템 보드에 장착하는 것을 3차 레벨 패키지라고, 패키지의 체계를 분류한다. 하지만 반도체 업계에서 일반적으로 의미하는 반도체 패키지는 이 전체 과정 중에서 웨이퍼에서 칩을 잘라내고, 단품화하는 공정을 의미한다.

* 능동소자: 반도체에서 메모리 반도체, 로직 반도체와 같이 그 회로가 구현되어 역할을 하는 소자
** 캐패시터(Capacitor): 전자를 저장하여 결과적으로 전기용량을 갖게 하는 소자
*** 수동소자: 전자 소자 가운데, 증폭이나 전기 에너지의 변환과 같은 능동적 기능을 갖지 않은 소자

▲ 그림 1 : 반도체 조립의 과정(ⓒ한올출판사)/p>
출처 : D.P.Seraphim, R.C.Lasky, and C.-Y.Li, Ed., Principle of Electronic Packaging, New York ; McGraw-Hill Book Company, 1989, p.5

<그림 2>에서처럼 외부와 전기적/기계적 접속을 위해 솔더*낮은 온도에서 녹을 수 있으므로 전기/기계적 접합을 동시에 할 수 있게 하는 금속 볼(solder ball) 이나 리드(lead)**가 핀(pin)이 되어 있는 모양이 요즘 가장 일반적인 반도체 패키지 형태이다.

* 솔더: 낮은 온도에서 녹을 수 있으므로 전기/기계적 접합을 동시에 할 수 있게 하는 금속
** 리드(lead): 전자 회로 또는 전자 부품의 단자에서 나오는 선으로 전자 부품을 회로 기판에 연결하기 위해 사용

▲ 그림 2 : 반도체 패키지의 예(ⓒ한올출판사)

#2. 반도체 패키지의 역할

<그림 3>은 반도체 패키지의 역할을 모식도로 표현한 것으로 반도체 패키지는 기계적 보호(Protection), 전기적 연결(Electrical Connection), 기계적 연결(Mechanical Connection), 열 방출(Heat Dissipation) 등의 4가지 주요한 역할을 한다.

패키지의 사전적 의미는 포장된 물품이다. 우리는 왜 물건을 포장할까? 여러가지 이유가 있겠지만, 가장 큰 이유중의 하나는 내용물을 보호하기 위해서다.

반도체 패키지의 가장 큰 역할 또한 내용물을 보호하는 것이다. 여기서 내용물은 바로 반도체 칩/소자이며, <그림 3>의 가운데 하얀 부분이 될 것이다. 반도체 패키지는 반도체 칩/소자를 EMC(Epoxy Mold Compound)와 같은 패키지 재료로 감싸, 외부의 기계적 및 화학적 충격으로부터 보호하는 역할을 한다. 반도체 칩은 수백 단계의 웨이퍼 공정으로 메모리·로직 등의 기능을 할 수 있게 만들어졌지만, 기본적인 재료는 실리콘이다. 실리콘은 우리가 알고 있는 유리 조각처럼 쉽게 깨질 수 있다. 또한 웨이퍼 공정으로 형성된 구조체들은 기계적, 화학적 충격에도 취약하다. 그러므로 패키지 재료로 그 칩들을 보호해야 하는 것이다.

▲ 그림 3 : 반도체 패키지의 역할(ⓒ한올출판사)

그리고 패키지는 물리적/전기적으로 칩을 시스템에 연결하는 역할을 한다. 전기적으로는 칩과 시스템을 연결해 칩에 전원을 공급하고, 원하는 기능을 할 수 있도록 신호를 입력하거나 출력할 수 있는 통로를 만들어야 한다. 또한 기계적으로는 칩이 사용되는 동안 시스템에 잘 부착되어 있도록 잘 연결해야 한다. 동시에 칩/소자에서 발생하는 열을 빠르게 발산시켜 주어야 한다. 반도체 제품이 동작한다는 것은 전류가 흐른다는 것이다. 전류가 흐르면 필연적으로 저항이 생기며 그에 따른 열이 생긴다. <그림 3>과 같이, 반도체 패키지는 칩을 완전히 둘러싸고 있다. 이때 반도체 패키지가 열을 잘 발산하지 못하면 칩이 과열되고 내부 트랜지스터의 온도가 동작가능온도 이상으로 올라 결국 트랜지스터의 동작이 멈추는 상황이 생길 수도 있다. 그러므로 반도체 패키지는 효과적으로 열을 발산해주는 역할이 필수다. 반도체 제품의 속도가 빨라지고, 기능이 많아짐에 따라 패키지의 냉각 역할의 중요성은 점점 더 커지고 있다.

#3. 반도체 패키지의 개발 트렌드

아래의 <그림 4>는 반도체 패키지 기술의 개발 트렌드를 6가지로 정리한 것이다.

반도체 패키지는 그 역할을 잘할 수 있도록 기술이 발전해왔다. 열 방출의 역할을 잘하기 위해서 열전도도*가 좋은 재료를 개발했고, 반도체 패키지 구조도 열 방출을 잘 할 수 있게 설계 및 제작되어 왔다.

* 열전도도: 물질 이동을 수반 없이 고온부에서 이것과 접하고 있는 저온부로 열이 전달되는 현상을 표현하는 척도

고속 전기 신호전달(High Speed) 특성을 만족시킬 수 있는 반도체 패키지 기술 개발도 중요한 트렌드다. 만약 20Gbps* 속도까지 나올 수 있는 칩/소자를 개발하였는데, 그것에 적용되는 반도체 패키지 기술이 2Gbps 속도만을 대응할 수 있다고 하면 결국 시스템에서 인지하는 반도체 제품의 속도는 20Gbps가 아닌 2Gbps이다. 칩이 아무리 속도가 빠르다고 해도 시스템으로 나가는 전기적 연결 통로는 패키지에서 만들어지기 때문에 반도체 제품의 속도는 패키지에 큰 영향을 받는다. 그러므로 칩의 속도가 빨라졌다면 그에 대응하는 반도체 패키지도 빠른 속도가 구현되는 기술로 개발되어야 하는 것이다. 이러한 경향은 최근 인공지능 및 5G 무선통신 기술에서 더욱 도드라진다. 플립 칩(flip chip) 패키지 기술, 실리콘 관통 전극(TSV)을 이용한 패키지 기술 등이 모두 고속 특성을 위해 개발된 패키지 기술이다.

* Gbps: Giga bit per second의 약자로 초당 이동하는 기가 비트 정보량을 의미

▲ 그림 4 : 반도체 패키지 기술 개발 트렌드(ⓒ한올출판사)

3차원 반도체 적층(stacking)기술은 반도체 패키지 기술 개발의 획기적으로 중요한 트렌드이다. 기존에 반도체 패키지는 하나의 칩 만을 패키지 하였지만, 이제는 한 패키지에 여러 개의 칩을 넣은 MCP(Multichip Package), SiP(System In Package)*기술들이 개발되었다.

* SiP(System In Package): System In Package의 약자로 여러 소자를 하나의 패키지로 만들어 시스템을 구현하게 하는 패키지의 일종

또 하나의 패키지 기술 개발 트렌드는 소형화이다. 반도체 제품들이 모바일뿐만 아니라 웨어러블(wearable)*로까지 적용 범위가 넓어지면서 소형화는 고객의 중요한 요구 사항이다. 그러므로 이를 만족시키기 위해서 패키지 크기를 줄이는 기술 개발이 많이 이루어져 왔다.

* 웨어러블(wearable): 반도체 제품들이 옷처럼 몸에 착용하고 사용하게 되는 적용 범위

반도체 제품들은 점점 더 다양한 환경에서 사용되고 있다. 일상적인 환경에서뿐만 아니라, 열대 우림, 극지방, 심해에서도 사용되고 있고, 우주에서도 사용된다. 패키지의 기본 역할이 칩/소자의 보호(protection)이므로 이런 다양한 환경에서도 반도체 제품이 정상 동작할 수 있도록 신뢰성(Reliability)이 높은 패키지 기술이 개발되어야 한다.

동시에 반도체 패키지는 곧 최종 제품이므로, 원하는 기능을 잘 발휘하면서도 제조 비용까지 낮출 수 있는 기술개발이 중요하다.

▲ 그림 5 : 연도에 따른 웨이퍼와 PCB기판의 최소 패턴 형성 능력치 변화(ⓒ한올출판사)

반도체 패키지 기술 개발 트렌드를 6가지로 정리하였는데, 이렇게 반도체 패키지 기술 개발을 하게 만든 또 다른 구동력은 반도체 업계 전체의 기술 개발 트렌드 때문이었다. <그림 5>는 그것을 표현한 것이다. 그림의 붉은색 선은 반도체 패키지가 조립 과정 중에 실장될 PCB 기판의 최소 패턴을 만들 수 있는 능력치(Feature size)를 나타낸 것이다. 초록색 선은 웨이퍼에서 최소 패턴을 만들 수 있는 능력치를 나타낸 것이다.

1970년대에는 PCB 기판과 웨이퍼의 최소 패턴을 만들 수 있는 능력치 차이가 크지 않았다. 그런데, 지금 웨이퍼의 경우에는 10nm 이하까지 양산, 개발하고 있는 단계이지만, PCB 기판은 100um대다. 차이가 크게 벌어진 것이다.

PCB 기판은 판넬(panel)형태로 제작되고, 원가 절감의 이슈 등으로 최소 패턴을 만드는 능력치가 많이 작아지지 않았다. 하지만 웨이퍼의 경우에는 포토 공정의 발달로 드라마틱하게 작아졌기 때문에 점점 차이가 벌어졌다. 문제는 반도체 패키지는 웨이퍼에서 잘린 칩을 단품화하여 PCB 기판에 실장하는 역할을 해야 하므로, PCB 기판과 웨이퍼의 차이를 보상해 주어야 한다는 것이다. 1970년대에는 능력치의 차이가 크지 않아서 DIP(Dual Inline Package), ZIP(Zigzag Inline Package) 등 PCB 기판에 있는 구멍에 반도체 패키지에 있는 리드(lead)를 삽입하여 실장하는 쓰루홀(Through hole) 기술을 반도체 패키지에 사용할 수 있었다. 하지만 차이가 점점 벌어져서 TSOP(Thin Small Outline Package) 같은 표면 실장형 패키지로 리드를 기판의 표면에 붙이는 표면 실장(Surface Mounting Technology:SMT) 기술을 사용해야 했다. 그 이후에도 솔더볼로 실장하는 BGA(Ball Grid Array), 플립 칩, 팬아웃(Fan out) WLCSP, 실리콘 관통 전극 같은 반도체 패키지 기술이 차례로 개발되어 벌어지는 웨이퍼와 기판의 차이를 보상해 주게 되었다.

#4. 반도체 패키지 개발 업무 과정

반도체 패키지 개발은 2가지 경우가 있다. 첫 번째는 반도체 칩이 새로 개발되어 그것을 반도체 패키지로 만들어 평가를 통해 개발을 완료하는 것이고, 두 번째는 새로운 반도체 패키지 기술을 개발하기 위해 기존의 칩을 새로운 패키지 기술로 검증/개발하는 것이다.

일반적으로 새로운 칩을 개발하면서 동시에 새로운 패키지 기술을 같이 적용하는 경우는 없다. 왜냐하면 칩도 새로운 기술이고, 패키지도 검증되지 않은 기술이면 패키지 후 불량이 발생했을 때 원인을 찾는 것이 너무 어렵기 때문이다. 그래서 새로운 반도체 패키지 기술은 불량이 거의 없는 기존 양산 칩에 적용해서 패키지 기술만을 검증한다. 그리고 이렇게 검증된 패키지 기술을 새로운 칩을 개발할 때 적용하여 반도체 제품을 개발하는 것이다.

<그림 6>은 첫 번째 경우의 개발 과정을 표현했다. 어떤 반도체 제품이 개발될 때 칩 설계와 패키지 설계가 따로 진행되지 않는다. 반드시 칩과 패키지가 결합하여 전체적으로 특성이 최적화될 수 있도록 설계되어야 한다. 그 때문에 칩이 설계되기 전에 이 칩이 실제 패키지가 가능한지를 패키지 부서에 검토 요청한다. 가능성 검토를 할 때는 실제 패키지 설계를 개략적으로 진행해 보고, 전기/열/구조 해석을 통해서 실제 양산시에 문제가 없는지도 검토한다. 여기서 반도체 패키지 설계는 칩이 기판에 실장 되기 위한 매개체가 되는 서브스트레이트(substrate) 또는 리드프레임(Leadframe)의 배선* 설계를 의미한다.

* 배선: 한 소자 안에 만들어진 전기적 신호가 지나가는 통로

패키지 부서에서는 패키지 가설계와 해석을 통한 검토 결과를 바탕으로 패키지 가능성에 대해서 칩 설계 담당자에게 피드백한다. 패키지가 가능하다고 가능성 검토가 완료되어야 비로소 칩 설계가 완료되고, 이어서 웨이퍼 제작을 하게 된다. 이렇게 웨이퍼가 제작되는 동안 패키지 부서에서는 패키지 제작에 필요한 서브스트레이트 또는 리드프레임을 설계하고, 제작 업체를 통해서 제작을 진행한다. 동시에 패키지 공정을 위한 툴(Tool) 등도 미리 준비하여 칩이 구현된 웨이퍼가 웨이퍼 테스트 후 패키지 부서에 인계되었을 때 바로 패키지 제작을 진행한다.

▲ 그림 6 : 반도체 패키지 개발 과정(ⓒ한올출판사)

반도체 제품은 패키지로 제작되어야 실제적인 특성을 측정 및 확인할 수 있다. 설계가 잘 되었는지, 공정이 잘 진행되었는지 확인할 수 있으며 신뢰성 시험 등을 진행할 수 있다. 특성 및 신뢰성을 만족 못하는 경우에는 그 원인을 분석하여, 원인을 해결할 수 있는 단계부터 앞의 과정을 다시 반복하고, 원하는 특성 및 신뢰성 기준을 만족해야 개발이 완료된다.

반도체 공정은 웨이퍼를 제조하고 회로를 새기는 전공정, 칩을 패키징하는 후공정으로 나뉜다. 이중 후공정은 반도체 미세화 기술이 한계점에 다다른 현시점에서 중요성이 점점 더 커지고 있다. 특히, 새로운 부가가치를 만들 수 있는 핵심 기술로 주목받고 있다.
 

뉴스룸은 앞으로 총 11화에 걸쳐 <반도체 부가가치를 올리는 패키지와 테스트>라는 책을 근간으로 반도체 후공정 과정에 대해 살펴보고자 한다. 이번 연재가 업계에 입문하려는 학생들에게는 길잡이가 되는 지침서의 역할을, 유관 업무에 종사하는 분들에게는 이해도를 높이는 안내서의 역할을 할 수 있기를 바란다.(필자 주)

#1. 반도체 후공정

반도체 제품을 만들기 위해서는 먼저 원하는 기능을 할 수 있도록 칩(chip)을 설계해야 한다. 그리고 설계된 칩을 웨이퍼(wafer) 형태로 제작해야 한다. 웨이퍼는 칩이 반복 배열되어 있어서, 공정이 다 진행된 웨이퍼를 보면 격자 모양을 확인할 수 있다. 격자 하나가 바로 한 개의 칩이다. 칩의 크기가 크면 한 웨이퍼에서 만들어지는 칩의 개수가 적어질 것이다. 반대로 칩의 크기가 작으면 개수가 많아진다.

반도체 설계는 제조를 위한 공정이라 할 수 없으므로, 반도체 제품의 제조공정을 간략히 설명하자면 웨이퍼 공정, 패키지 공정 그리고 테스트 순이다. 이 때문에 반도체 제조의 프론트 엔드(Front End) 공정이라고 하면 웨이퍼 제조 공정을, 백 엔드(Back End) 공정이라 하면 패키지와 테스트 공정을 의미한다. 웨이퍼 제조 공정 내에서도 프론트 엔드, 백 엔드를 구분하는데, 웨이퍼 제조 공정 내에서 프론트 엔드는 보통 CMOS를 만드는 공정을, 백엔드는 CMOS를 만든 후에 진행되는 금속 배선 형성 공정을 의미한다.

▲ 그림 1 : 반도체 제조 과정과 반도체 업종의 연관(ⓒ한올출판사/photograph.SENSATA)

<그림 1>은 이러한 반도체 제조 과정과 반도체 업종을 연관 지어 본 모식도이다. 반도체 설계만 하는 업체는 팹리스(Fabless)라고 부른다. 대표적인 팹리스는 퀼컴(Qualcomm), 애플(Apple) 같은 기업이다. 팹리스에서 설계된 제품은 웨이퍼로 제작되는데, 이 웨이퍼 제작 전문 업체는 파운드리(Foundry)라고 부른다. 대만에 본사가 있는 TSMC가 대표적이며 국내 기업으로는 동부하이텍, 매그나칩 등이 있다. 팹리스에서 설계하고, 파운드리에서 웨이퍼로 만든 제품을 패키지하고 테스트하는 업체도 필요하다. 이를 OSAT(Out Sourced Assembly and Test)라고 부른다. 대표적인 업체는 ASE, JCET 스테츠칩팩(Stats Chippac), 앰코(Amkor) 같은 회사다. 설계부터 웨이퍼 제작, 패키지와 테스트를 모두 진행하는 업체도 있다. IDM(Integrated Device Manufacturer), 종합 반도체 회사라고 하며 SK하이닉스가 대표적이다.

<그림 1>에서 표현된 것처럼 패키지와 테스트 공정의 첫 번째 순서는 웨이퍼 테스트다. 그리고 패키지 공정으로 패키지를 만든 다음 그 패키지를 테스트하는 패키지 테스트 순으로 진행한다.

반도체 테스트의 가장 중요한 목적 중 하나는 불량 제품의 출하 방지이다. 불량 제품이 납품되면 고객의 신뢰가 감소해 매출이 떨어지며, 손해배상 등의 금전적 손실 또한 발생할 수 있다. 때문에 철저한 전수 검사과정이 꼭 필요하다. 반도체 테스트는 제품의 다양한 특성에 맞춰 품질과 신뢰성을 확보할 수 있도록 다양한 항목을 테스트 해야한다. 하지만 이에 따라 테스트 시간 및 장비, 인력이 늘어나며 제조 비용까지 증가하기도 한다. 따라서 테스트 엔지니어들을 테스트 시간과 항목을 줄이기 위한 노력도 많이 하게 된다.

#2. 테스트의 종류

▲ 표 1 : 테스트 분류(ⓒ한올출판사)

테스트는 테스트할 대상의 형태에 따라 웨이퍼 테스트, 패키지 테스트로 구별할 수 있지만, 테스트 항목에 대해서는 [표 1]과 같이 온도별 테스트, 속도별 테스트, 동작별 테스트 이렇게 3가지 형태로 구별할 수 있다.

온도별 테스트는 테스트 대상에 인가되는 온도가 기준이다. 고온 테스트는 제품의 스펙^*에 있는 온도 범위에서 최대 온도보다 10% 이상의 온도를 인가한다. 저온 테스트는 최저 온도보다 10% 이하의 온도를, 상온 테스트는 보통 25℃ 온도를 인가한다. 반도체 제품이 실제 사용될 때는 다양한 온도의 환경에서 사용되기 때문에, 다양한 온도에서의 동작 여부와 온도 마진을 검증하기 위함이다. 메모리 반도체의 경우엔 보통 고온 시험은 85~90℃, 저온 시험은 -5~-40℃를 인가한다.

* 스펙(Spec) : specification의 약자로 제품 사양, 즉 물품을 만들 때 필요한 설계 규정이나 제조 방법 규정, 원하는 특성 규정

속도별 테스트는 코어 테스트와 스피드 테스트로 구별한다. 코어 테스트는 반도체 제품의 코어 동작, 즉 원래 목적하는 동작을 잘 수행하는지를 평가하는 테스트이다. 메모리 반도체 제품의 경우엔 정보를 저장하는 것이 역할이므로 정보를 저장하는 셀 영역에서 저장이 잘 되는지를 평가, 검증할 수 있는 여러 항목을 테스트한다. 스피드 테스트는 동작 속도를 평가하는 것으로 원하는 속도로 제품이 동작할 수 있는지를 평가한다. 반도체 제품에서 고속 동작이 많아지면서 이 테스트의 중요성이 커지고 있다.

동작별 테스트는 DC 테스트, AC 테스트, 기능 테스트 총 3개로 구별할 수 있다. DC 테스트는 전류를 DC로 인가하여 테스트의 결과가 전류 또는 전압으로 나타날 수 있는 항목을 평가하는 테스트 항목이다. AC 테스트는 전류를 AC로 인가하여 AC 동작 특성, 예를 들어 제품의 입출력 스위칭 시간 등의 동적 특성을 평가한다. 기능 테스트는 제품의 각 기능을 동작시켜 정상 동작 여부를 확인하는 테스트이다. 예를 들어 메모리 반도체 제품의 경우에는 메모리 셀(Memory cell)의 정상 동작 여부와 메모리 주변 회로의 정상 동작 여부를 확인한다.

#3. 웨이퍼 테스트

웨이퍼 테스트는 테스트 대상이 웨이퍼다. 웨이퍼에는 수많은 칩들이 만들어져 있는데, 이 칩들의 특성과 품질을 웨이퍼 테스트를 통해서 확인하고 검증해야 한다. 이를 위해서는 테스트 장비와 칩을 연결해 칩에 전류와 신호를 인가해야 한다.

패키지가 완료된 제품들은 시스템에 연결하기 위해 솔더 볼 같은 핀(pin)들이 만들어져 있으므로 테스트 장비와 전기적 연결이 비교적 용이하다. 하지만 웨이퍼 형태의 경우에는 특별한 방법이 필요하다. 이 때문에 필요한 것이 프루브(Probe) 카드이다.

프루브 카드는 <그림 2>에서 볼 수 있듯이 웨이퍼의 패드와 물리적으로 접촉할 수 있도록 수많은 탐침^*이 카드 위에 형성되어 있다. 그리고 탐침과 테스트 장비를 연결할 수 있는 배선이 카드 내에 만들어져 있다. 이 프루브 카드는 웨이퍼가 로딩되는 웨이퍼 이송 설비에서 웨이퍼와 접촉할 수 있도록 테스터 헤드 부분에 장착된다.

* 탐침 : 프루브 카드에서 웨이퍼의 패드와 전기적, 물리적 접촉을 하는 바늘 모양의 침

▲ 그림 2 : 웨이퍼 테스트 시스템 모식도(ⓒ한올출판사/photograph.Formfactor)

웨이퍼의 전면이 위를 보게 로딩되면 오른쪽의 프루브 카드가 뒤집어진다. 그리고 탐침이 아래를 향하게 테스터 헤드에 장착되고 웨이퍼와 프루브 카드가 접촉할 수 있게 된다. 이때 온도조절 장치는 테스트 온도 조건에 따라 온도를 인가할 수 있다. 테스트 시스템은 실제 프루브 카드를 통해서 전류와 신호를 인가하고 읽어서 테스트 결과를 얻을 수 있다.

프루브 카드는 테스트하고자 하는 칩의 패드 배열, 그리고 웨이퍼에서의 칩의 배열에 따라 그에 맞는 프루브 카드를 따로 제작해서 사용한다. 프루브 카드에서 탐침의 배열은 테스트하고자 하는 칩의 패드 배열과 같다. 그리고 칩의 배열에 따라 탐침의 배열은 반복된다. 그러나 한 번 접촉만으로는 웨이퍼의 모든 칩을 테스트하지는 못한다. 실제 양산에서는 2~3번의 접촉이 진행된다.

웨이퍼 테스트는 보통 ‘EPM(Electrical Parameter Monitoring) → 웨이퍼 번인(Wafer Burn in) → 테스트 → 리페어(Repair) → 테스트’ 순으로 진행한다. 각 항목에 대해서 설명하겠다.

◎EPM(Electrical Parameter Monitoring)

테스트의 목적은 불량 제품을 걸러내는 것도 있지만, 개발이나 양산 중인 제품의 결함을 피드백하여 개선하는 것도 있다. EPM은 불량을 걸러내는 것보다는 제품의 단위 소자의 전기적 특성을 평가·분석하여 웨이퍼 제작 공정에 피드백하는 것이 주목적이다. 만들어진 웨이퍼가 본격적인 테스트를 하기 전에 설계부서-소자부서가 제시한 제품의 기본적인 특성을 만족하는지를 검사하는 과정으로 트랜지스터 특성, 접촉 저항 등을 전기적 방법으로 측정하는 공정이다. 테스트 관점으로는 소자의 전기적 특성을 활용하여 DC 인자(Parameter)를 추출하고 각 단위 소자의 특성을 모니터링할 수 있다.

◎웨이퍼 번인(Wafer Burn in)

▲ 그림 3 : 제품 사용 시간에 따른 불량률(ⓒ한올출판사)

◎TDBI(Test During Burn In)
<그림 3>은 제품 수명 동안의 불량률을 시간 함수로 표현한 것이다. 모양이 욕조 모양을 닮았다고 해서 욕조(Bath tub) 그래프라고도 불린다. 수명 초기에는 제품 제조상 불량 때문에 생기는 고장, 즉 초기 불량(Early failure)이 많다. 제조상에서 오는 불량이 사라지면 그 제품의 사용 수명 동안은 불량률이 낮아진다(Random failure). 그리고 그 제품이 수명이 다하면(Wear out) 다시 불량률이 높아진다. 만들어진 제품을 바로 고객에게 준다면 초기 불량 때문에 고객 불만이 높아지고, 반품 등의 이슈가 생길 가능성도 높다.

제품이 가지고 있는 잠재적인 불량을 유도하여 초기 불량을 미리 선별하기 위해 하는 것이 번인(Burn in)이다. 웨이퍼 번인은 온도와 전압을 인가하여 웨이퍼 상태의 제품에 스트레스를 줌으로써 초기 불량 기간에 나타날 수 있는 불량이 모두 드러나게 만드는 것이다.

◎테스트
웨이퍼 번인(Wafer Burn in)으로 초기 불량을 도출한 웨이퍼는 프루브 카드로 웨이퍼 테스트를 실시한다. 웨이퍼 테스트는 웨이퍼 레벨에서 칩의 전기적 특성을 검사하는 공정이다. 불량 칩 사전 검출, 패키지/실장^*에서 생길 불량을 미리 선별해 웨이퍼 레벨 불량 원인 분석 및 제조 공정 피드백, 웨이퍼 레벨 분석(Wafer Level Verification)을 통한 소자 및 설계 피드백 등이 주요 목적이다.

웨이퍼 테스트에서 불량을 선별하게 되면 불량인 셀^**의 일부는 다음에 설명할 리페어(Repair)라는 과정을 통해 여분의 셀(Redundancy cell)로 대체할 수 있다. 리페어 공정 후에는 이렇게 대체된 셀이 제대로 역할을 하여 칩이 스펙을 만족하는 양품으로 판정할 수 있는지를 확인하기 위해 다시 한번 웨이퍼 테스트를 진행하게 된다.

* 실장 : 보드나 시스템에 기계적, 전기적으로 붙여져서 조립되는 공정

** 셀(Cell) : 기억소자내에 정보(Data)를 저장하기 위해 필요한 최소한의 소자 집합 지칭, 디램의 셀(Cell)은 1개의 트랜지스터(Transistor)와 1개의 캐패시터(Capacitor)로 구성

◎리페어(Repair)
리페어는 주로 메모리 반도체에서 수행하는 공정으로 불량 셀을 여분의 셀로 대체하는 리페어 알고리즘(Repair Algorithm)이 적용된다. 예를 들어, DRAM 256bit 메모리의 웨이퍼 테스트 결과 1bit가 불량이면 이 제품은 255bit가 된다. 하지만 여분의 셀이 불량인 셀을 대체하면, 다시 256bit를 만족시키고 고객에게 판매할 수 있는 양품이 된다. 리페어를 통해서 결국 수율이 증가하는 것이다. 이 때문에 메모리 반도체는 설계 시 여분의 셀을 만들어 테스트 결과에 따라 대체할 수 있게 한다. 하지만 불량을 대비한 여분의 셀을 만든다는 것은 그만큼 공간을 차지하고, 칩 크기를 키우는 것이다. 그 때문에 모든 불량을 대체할 수 있는 여분의 셀, 예를 들어 256bit 모두를 대체할 수 있는 여분의 256bit를 만드는 것은 불가능하다. 그래서 공정 능력을 고려하여 수율 증가 효과를 최대로 나타낼 수 있는 수준의 여분의 셀을 만든다. 즉, 공정 능력이 좋아서 불량이 적다면 여분의 셀을 적게 만들어도 되고, 공정 능력이 좋지 않아서 불량이 많을 것으로 예상된다면 여분의 셀을 더 만들게 되는 것이다.

리페어는 열(Column) 단위 리페어와 줄(Row) 단위 리페어로 나뉜다. 열에 여분의 열을 만들어 불량 셀이 있는 열을 여분의 열로 대체하는 것이 열 단위 리페어이고, 여분의 줄을 만들어 불량 셀이 있는 줄을 여분의 줄로 대체하는 것이 줄 단위 리페어다.

DRAM의 리페어 공정은 불량 셀이 있는 열이나 줄의 물리적 연결을 끊어 단선이 되게 하고, 여분의 셀이 있는 열이나 줄을 연결한다. 리페어는 레이저 리페어와 e-퓨즈 리페어가 있다. 레이저 리페어는 레이저로 배선을 태워서 불량 셀의 연결을 끊는다. 이를 위해선 외부에서 배선에 레이저를 쏠 수 있도록 배선이 노출되어야 한다. 그래서 웨이퍼의 패드 주변에 열이나 줄과 연결된 배선이 노출되도록 칩의 보호층(Passivation layer)이 벗겨진(Open) 영역을 만들어 놓고, 레이저 리페어를 한다. 레이저 리페어는 웨이퍼 테스트 공정에서만 가능하다. 왜냐하면 패키지 공정을 진행하고 나면 칩의 표면이 패키지 재료에 의해서 다 덮히기 때문이다. e-퓨즈 리페어는 배선에 높은 전압이나 전류를 인가하여 불량 셀의 연결을 끊는 것이다. 이 방법은 내부 회로에서 리페어되기 때문에 배선 노출을 위해 칩의 보호층을 벗긴 영역을 만들 필요가 없고, 테스트 공정에서뿐만 아니라 패키지 테스트 공정에서도 작업 가능하다.

#4. 패키지 테스트

웨이퍼 테스트에서 양품으로 판정된 칩은 패키지 공정을 진행하고, 완성된 패키지는 다시 한번 패키지 테스트를 진행한다. 웨이퍼 테스트 시 양품이었던 것도 패키지 공정 중 불량이 발생할 수 있으므로 패키지 테스트는 꼭 필요하다. 웨이퍼 테스트는 동시에 여러 칩을 테스트하는 장비 성능의 한계로 원하는 항목을 충분히 테스트하지 못할 수도 있다. 반면에 패키지 테스트는 패키지 단위로 테스트하기 때문에 장비에 주는 부담이 적다. 따라서 원하는 테스트를 충분히 진행하여 제대로 된 양품을 선별할 수 있다.

패키지 테스트를 위해서 먼저 <그림 4>의 3번처럼 패키지의 핀(pin, 그림에서는 솔더 볼)이 아래쪽을 향하도록 패키지 테스트 소켓에 넣어 소켓에 있는 핀들과 물리적으로 접촉하게 한다. 그리고 이 패키지 테스트 소켓을 패키지 테스트 보드(Package Test Board)에 장착하여 패키지 테스트를 진행한다.

▲ 그림 4 : 패키지 테스트 시스템(ⓒ한올출판사/photograph.NST,SENSATA)

◎TDBI(Test During Burn In)
제품의 잠재 불량을 초기에 제거하기 위해 제품에 전압과 온도로 스트레스를 가하는 테스트가 번인(Burn in)인데, 패키지로 만든 후 실시하는 번인은 TDBI라고 부른다. 번인은 웨이퍼에서 할 수도 있고, 패키지에서 할 수도 있지만 대부분의 반도체 제품은 웨이퍼와 패키지에서 번인을 동시에 적용한다. 제품의 특성을 잘 파악했다면 번인 시간과 공정 수를 줄이는 조건을 찾아서 번인을 실시하는 것이 양산의 개념에서는 가장 효율적이다.

◎테스트
데이터시트^*에 정의된 동작이 사용자 환경에서 정상적으로 동작하는지 판단하는 공정이다. 온도 코너 테스트를 실시하여, 제품에 AC/DC 인자 약점 및 Cell & Peri 영역에서 고객이 요구하는 동작이 스펙을 만족하는지 검증한다. 이때 데이터시트 조건보다 좀 더 열악한 조건 및 최악의 동작 조건을 조합하여 테스트를 실시한다.

* 데이터시트(Data Sheet) : 반도체 제품에서 보장할 수 있는 특성 정보를 정의한 규정서

◎외관(Visual) 검사
테스트가 완료되면 테스트 결과, 특히 스피드 구분이 필요한 경우 스피드 특성을 패키지 외관에 기록해야 하는데 이 때문에 레이저 마킹(Marking)이 필요하다. 패키지 테스트가 완료 후 마킹까지 진행했다면, 패키지 트레이(tray)에 테스트 결과 양품인 패키지를 담으면 남은 단계는 고객 출하뿐이다. 그러므로 고객 출하 전에 최종적인 외관 검사를 실시하여 외관 불량도 선별해야 한다. 외관 검사 시 보디에서는 균열 / 마킹 오류 / 트레이에 잘못 담은 것 등을 선별하고, 솔더 볼에서는 볼 눌림, 볼이 없는 것 등을 선별한다.