▲ 제32회 한국반도체학술대회(KCS)에서 제8회 강대원상(소자/공정 분야)을 수상한 SK하이닉스 이강욱 부사장(PKG개발 담당)

SK하이닉스 이강욱 부사장(PKG개발 담당)이 지난 13일 강원도 정선에서 열린 제32회 한국반도체학술대회(Korean Conference on Semiconductors, KCS)에서 제8회 강대원상(소자/공정 분야)*을 수상하는 영예를 안았다.

모스펫*, 플로팅게이트* 개발 등 반도체 산업에 기념비적 발자취를 남긴 故 강대원 박사의 업적을 기리고자 제정된 이 상은 그동안 반도체 전공정인 소자 및 공정 분야의 저명한 교수들에게 수여됐는데, 소자/공정 분야에서는 올해 처음으로 후공정인 ‘반도체 패키징 분야의 기업인’에게 수여돼 많은 관심을 받고 있다.

뉴스룸은 이강욱 부사장을 만나 자세한 수상 소감과 공적을 들어봤다.

“큰 상 수상에 영광… SK하이닉스의 위상과 역량 인정받는 것”

이강욱 부사장은 글로벌 학계 및 업계에서 3차원 패키징* 및 집적 회로 분야에 대한 연구 개발을 27년 이상 이어 온 반도체 패키징 분야의 최고 기술 전문가다.

2000년 일본 도호쿠 대학에서 박사 학위를 받은 그는 미국 렌슬리어 공과대학 박사 후 연구원, 일본 도호쿠 대학 교수를 거쳐 2018년 SK하이닉스에 합류했다. 국내 최초로 TSV* 기술 개발에 성공한 이 부사장은 SK하이닉스 입사 후 HBM*2E(3세대)에 MR-MUF* 기술을 적용하며 ‘AI 메모리 성공 신화’의 기틀을 마련했다는 평가를 받는다.

▲ 제32회 한국반도체학술대회(KCS)에서 제8회 강대원상(소자/공정 분야)을 수상한 SK하이닉스 이강욱 부사장(오른쪽)

“TSV 기반 3차원 패키징 연구 성과들은 다양한 분야에서 상용화되고 있는데, 가장 대표적인 제품이 HBM입니다. SK하이닉스의 독자적 패키징 기술인 ‘MR-MUF’는 고난도의 HBM 제품을 높은 제조 수율과 양산성을 가지고 안정적으로 대량 생산할 수 있도록 해주었고, 핵심 특성인 열 방출 성능도 개선해 주었습니다. 이 기술은 HBM2E에 처음 적용되어 SK하이닉스가 글로벌 AI 메모리 리더로 도약하는 데 기여했는데요. 지속적인 기술 고도화를 거쳐 HBM3 및 HBM3E에도 성공적으로 적용되면서, SK하이닉스가 HBM 시장 우위를 굳건히 하는 데 큰 힘이 되었습니다.”

패키징의_가치를_증명하다_SK하이닉스_이강욱_부사장_기업인_최초_강대원상 수상_08_기타_사진_2025이 부사장은 굵직한 공적만큼 특출한 수상 이력도 자랑한다. 지난해 한국인 최초로 받은 ‘IEEE EPS 어워드 전자제조기술상[관련기사]’이 그것이다. 올해는 강대원상이라는 이력을 추가했는데, 그는 이번 수상이 특히 각별하다는 소감을 전했다.

“업계에서도 의미가 큰 상을 받게 돼 영광입니다. 무엇보다 SK하이닉스의 위상 그리고 PKG개발 조직의 높은 역량을 인정받은 듯해 보람찹니다. 과분한 상이지만, 반도체 산업 발전에 더 많이 기여하라는 뜻으로 생각하겠습니다. 함께 노력해 준 PKG개발 구성원분들에게도 감사 인사를 전합니다.”

“반도체 혁신 중심에 ‘패키징 기술’과 ‘원팀 협업’ 있어”

이 부사장이 강대원상 수상을 더욱 값지게 여기는 이유는 ‘최초의 패키징 분야 기업인 수상자’란 타이틀 때문이기도 하다.

“반도체 기술 발전의 패러다임이 미세화 중심에서 패키징 중심으로 바뀌는 등 전공정만큼 후공정의 역할도 커졌습니다. 혁신을 이루기 위한 기업의 역할도 매우 중요해졌죠. 즉, 반도체 혁신의 중심에 패키징 기술과 기업이 있다는 것인데요. 저의 수상은 이러한 사실을 다시 한 번 상기시킨 계기가 됐다고 생각합니다.”

이 부사장은 패키징 기술이 더 중요해질 것으로 내다보기도 했다. 패키징 기술의 진화가 새로운 산업의 성장으로 이어지고 있고, 향후에는 패키징 역량이 기업 생존을 좌우하고 기업 가치를 결정하는 핵심 요소가 된다는 것이 그의 설명이다. 아울러 이 부사장은 “패키징 기술을 확보해 반도체 패권을 강화하려는 글로벌 업체 간 경쟁은 이미 시작됐다”며 “PKG개발은 탄탄한 기술력과 원팀 협업을 기반으로 패권 경쟁에 대응할 것”이라고 강조했다.

“PKG개발 구성원들은 실패를 두려워하지 않는 도전 정신, 발생한 문제는 끝까지 해결한다는 강한 집념을 갖고 있습니다. 이것이 바로 PKG개발이 보유한 압도적 기술력의 원천입니다. 이에 더해 SK하이닉스의 강한 원팀 문화가 반도체 혁신을 성공적으로 이끈 원동력 입니다. 덕분에 MR-MUF 기술을 성공적으로 도입하고 HBM 시장을 선점하는 성과를 낼 수 있었습니다. 앞으로도 우리 조직은 도전 정신과 원팀 마인드를 바탕으로 미래 시장에 대응하고, 또 다른 혁신을 만들어 갈 것입니다.”

“첨단 패키징 기술 확보하고, 도전하는 개발 환경 조성할 것”

한편, 이강욱 부사장은 미래 시장에 대응하기 위해 두 가지 계획을 마련해 두었다고 밝혔다. ▲HBM 패키징 기술 고도화 ▲칩렛* 기반 이종 결합 기술의 확보 등이다.

“AI 시스템의 대용량·고성능·에너지 효율화 요구를 충족하려면 HBM 패키징 기술의 지속적 혁신이 필요합니다. 이를 위해 MR-MUF 기술 고도화, 하이브리드 본딩* 등 차세대 기술 개발에 역량을 쏟고 있습니다. 중장기적으로는 칩렛 기술로 2.5D, 3D SiP* 등을 구현해 메모리 센트릭*에 대응할 것입니다. 이 과정에서 팬아웃 웨이퍼 레벨 패키징*, 하이브리드 본딩 등으로 칩 간 연결성을 높여 성능을 향상시키고 에너지 효율을 높이는 ‘첨단 패키징 기술’을 확보해 나가고자 합니다.”

결과적으로 이 부사장은 소자, 공정, 설계, 패키징이 유기적으로 결합된 ‘토탈 반도체 솔루션(Total Semiconductor Solution)’을 완성하고, 이를 회사의 핵심 경쟁력으로 성장시킨다는 전략이다.

관련해 구성원에게는 “도전 정신과 원팀 마인드를 지속해서 발휘한다면 충분히 이뤄낼 수 있는 목표”라고 당부했다. 또한, “좋은 제품을 넘어 세상을 바꿀 기술을 개발한다는 큰 목표를 갖길 바란다”며 “구성원들이 퍼스트무버로서 새로운 길을 개척해 나갈 수 있도록 적극 지원하겠다”고 덧붙였다.

“IEEE EPS 어워드에 이어 강대원상이라는 큰 상을 받게 돼 무거운 책임감을 느낍니다. 후배 엔지니어들이 마음껏 도전할 수 있는 환경을 조성하는 것이 제 역할이라 생각하고, 반도체 산업을 선도하는 기업인으로서 SK하이닉스와 대한민국 반도체 산업의 경쟁력을 높이는 데 최선을 다하겠습니다.”

반도체는 부품이다. 부품은 그 자체로 쓰이지 못하고 어떤 제품(시스템 혹은 세트) 내에서 사용된다. 시스템이 추구하는 바가 그 부품인 반도체의 탄생과 발전을 가져왔고, 앞으로 나올 새로운 시스템은 반도체의 변화를 요구하고 있다. 본 연재에서는 반도체를 시스템과 연결해 설명하며 과거와 미래, 앞으로의 발전 방향에 관해 7편에 걸쳐 이야기하고자 한다.(필자 주)

지금까지 반도체의 탄생부터 소자의 발전 그리고 컴퓨팅 산업이 앞으로 어떤 방향으로 나아갈 것인지 6편에 걸쳐 살펴봤다. 이번 [반도체의 이해] 마지막 편에서는 다가오는 AI 시대에 반도체 산업은 어떤 방향으로 혁신이 이루어지고 있는지 소개하고자 한다.

모바일의 성장과 SoC의 한계

휴대전화, 디지털 TV 등의 전자제품은 제어 기능을 수행하는 컴퓨터 시스템이 필요하다. 이를 임베디드 시스템(Embedded System)*이라고 하는데, 범용 컴퓨터와는 다른 특정 목적의 컴퓨터 시스템이다. 임베디드 시스템은 반도체 칩으로 연산과 제어를 수행하는데, 단일 칩 시스템(System on Chip, SoC)으로 이루어진 경우가 많다.

* 임베디드 시스템(Embedded System): PC와 달리 미리 정해진 특수한 기능만을 수행하는 내장형 컴퓨팅 시스템. 시스템을 동작시키는 프로그램을 미리 하드웨어에 내장해 제어하는 데, 스마트폰으로 TV를 제어하는 것도 하나의 예이다.

SoC는 여러 기능을 갖춘 블록 기반의 시스템을 하나의 칩으로 만든 것으로, 집적회로에 집약된 컴퓨터나 전자 시스템 부품을 말한다. 이는 CPU, GPU 같은 디지털 신호 처리기, 메모리 블록, 타이밍 발생기, 외부 인터페이스, 아날로그-디지털 변환 회로, 전원 관리 회로 등으로 구조화되어 있다.

* ASB/AHB/APB: SoC 내부 칩의 IP를 어떻게 연결해 데이터를 주고받을 것인가를 약속한 구조를 AMBA(Advanced Microcontroller Bus Architecture)라 한다. AMBA는 3가지 Bus interface로 이뤄진다. ▲ASB(Advanced System Bus)는 프로세서와 메모리 및 고성능 장치를 연결하는 버스 ▲AHB(Advanced High performance Bus)는 ASB 규격보다 더 고성능 프로세서와 메모리를 연결하는 버스 ▲APB(Advanced Peripheral Bus)는 Input/Output 등의 주변 장치를 연결하는 버스로 구성되어 있다.

SoC는 일반적으로 여러 패키지를 조립하는 멀티 칩 시스템보다 소비 전력이 적고 패키지가 단순하며 높은 신뢰성을 갖는다. 그러나 소자 테스트 비용과 초기 개발비가 많이 들어, 생산 물량이 적을 경우 더 비쌀 수밖에 없다.

SoC 방식의 또 다른 문제는 칩을 형성하는 다이(Die)*의 크기가 커질 수밖에 없다는 것이다. 땅 넓이를 더 넓히고, 반도체 전공정을 통해 그 안에 모든 기능을 다 넣어서 만들기 때문이다. 반도체 제조에 있어 다이의 크기가 커지면 한 웨이퍼에 만들 수 있는 칩의 수가 줄어 수익성이 떨어진다. 또, 웨이퍼에 동일 수의 제조 결함이 생긴다는 가정하에 정상 작동하는 칩의 수가 현격히 준다. 수율이 감소하는 것이다. 즉, 수율은 다이의 크기에 반비례해 낮아진다.

* 다이(Die): 패키지 작업을 하기 전, 웨이퍼 상태에서 개별적인 패턴이 구현된 집적회로다. 이후 패키징 작업을 진행하거나, 성능/기능을 설명하는 경우에는 칩(Chip)으로 표현된다.

▲ 다이 크기에 따른 수율 변화

시대가 바뀌며 다양한 전자제품이 출현했다. 반도체 소자의 경우 개인용 컴퓨터가 거의 유일한 거대 시장이었던 과거에는 그 종류가 단순했다. 시장 대부분이 CPU와 메모리 소자 정도로 이루어졌다. 그러나 최근 스마트폰과 같은 모바일 통신 시장이 크게 성장하며, 스마트워치 등의 웨어러블 제품과 자율주행 자동차 등도 반도체 소자의 거대 사용처가 됐다.

이에 따라 소자의 종류도 메모리와 로직(CPU, GPU 등) 외에 통신, 전력 관리, 이미지 센서 등으로 다양해졌다. 이러한 시장의 변화는 반도체 생산에도 영향을 주고 있다. 모바일, 웨어러블 기기는 반도체 칩에 배분할 수 있는 면적이 작다. 때문에 공간적 제약 안에 여러 기능을 집어넣고, 성능을 높여야 하는 요구가 커지고 있는데, 이를 해결하기 위한 전통적인 방법 중 하나가 다양한 기능을 작은 면적 안에 집적하는 SoC였다.

그러나 SoC는 반도체 칩 자체로는 면적이 커지면 비용이 급격히 상승한다는 단점이 있다. 모바일에 맞춰 작아졌지만, 더욱 거세지는 미세화 및 고성능 요구를 모두 만족하는 데 어려움이 있는 것이다.

단일 칩의 한계를 극복하는 칩렛 그리고 FOWLP

SoC의 단점을 극복하는 방법으로 제시된 것이 칩렛(Chiplet) 기술이다. 칩렛은 기존 칩에서 필요한 각각의 기능을 분리해 작은 면적의 칩 조각(칩렛)으로 따로 제조한 후, 후공정 기술을 통해 하나의 패키지로 만드는 방식이다. 시스템을 하나의 큰 칩 안에서 만드는 것(SoC)이 아닌, 작은 칩들을 모아서 하나의 패키지로 만드는 것(System-in-Package, SiP)이다. 칩렛을 포함해 로직, 메모리, 센서 등 다양한 종류의 칩을 하나의 패키지 내에 만드는 기술을 통칭해 ‘이종집적(Heterogeneous Integration)’이라고 부른다.

이종집적은 최근 파운드리* 산업의 비즈니스 영역이 넓어지면서 더욱 주목받고 있다. 이전까지 파운드리의 경쟁력은 앞선 기술 노드*를 신속히 개발해 빠른 소자를 만들고 수율을 높여서 고객사인 팹리스*에 칩을 제때 공급하는 것이었다.

그러나 최근 파운드리의 역할은 단순히 칩을 만드는 것을 넘어 다양한 제품에 맞는 시스템 해법을 제공하는 것으로 넓어졌다. 다시 말해, 제품에 따른 제약(최종 크기, 모양, 실제 사양)을 만족하는 패키징된 시스템을 만들어 주는 것으로 진화하고 있다.

이러한 변화를 처음으로 이끈 것은 TSMC였다. TSMC는 2016년 상용화한 InFO WLP(Integrated Fan Out Wafer Level Package) 기술을 바탕으로 애플의 AP(Application Processor)를 단독으로 생산했다. 이종집적 패키징이 파운드리 사업의 강점이 될 수 있다는 것을 보여준 사례다.

* 파운드리(Foundry): 반도체 산업에서 외부 업체가 설계한 반도체 제품을 위탁받아 생산·공급하는 기업
* 기술 노드(Technology Node): 특정 반도체 공정의 기술 수준을 구분하는 용어로, 보통은 ‘구현 가능한 최소 두께의 회로 선폭 기술’을 의미
* 팹리스(Fabless): 반도체 제품을 직접 생산하지 않고 반도체 설계를 전문적으로 하는 기업

▲ 팬인/팬아웃 웨이퍼 레벨 패키지의 비교

WLP(Wafer Level Package)는 만들어진 웨이퍼를 자르지(Dicing) 않고, 칩 보호 및 방열 역할을 하는 소재로 몰딩(Molding)한 다음, 다이 외부로 전기 신호나 전력를 보내고 받는 배선과 범프(Bump)*를 만드는 패키지 기술이다. 와이어로 신호를 보내지 않아도 되므로 제품의 부피나 두께를 줄일 수 있을 뿐 아니라 증가하는 입출력(Input/Output, I/O) 단자에 대응할 수 있고, 지연 시간도 단축할 수 있는 매우 좋은 방법이다. 또, 패키징 이후 웨이퍼를 자르기에 다이와 패키지의 크기는 동일하게 된다.

반면 범프는 일정량의 금속이 필요하므로 부피와 면적이 클 수밖에 없고, 작은 다이 위에 만들어야 하기에 그 수를 증가하는 데 한계가 있다. 즉, WLP는 I/O 단자가 많아질 수 없어서 칩 간의 대역폭(Bandwidth)이 작다.

* 범프(Bump): 칩(Chip) 회로의 입출력 연결 단자 역할을 하며, 저온에서 녹는 금속으로 만들어진 작은 돌기로, 녹았다가 굳으면서 패키징된 칩을 기판 또는 다른 칩과 전기적으로 연결한다

이와 같이 장단점이 뚜렷한 기존의 WLP를 개량해 단점을 없애고 장점을 극대화한 것이 FOWLP (Fan Out Wafer Level Package) 기술이다. 팬아웃 기술은 I/O 단자 배선을 칩 밖으로 빼는 차세대 패키징 기술이다. 외부에 더 많은 I/O 단자를 배치할 수 있고, 반도체와 메인 기판 사이 배선 길이가 줄어들어 전기적 성능 및 열효율이 높아진다.

대표적인 팬아웃 기술인 TSMC의 InFO*는 다이를 먼저 자른 후 웨이퍼 모양의 틀에 다이를 재배치해 외곽 공간을 확보하고, 몰딩을 진행한 다음 넓어진 면적에 범프를 형성하는 기술이다. 다이에서 범프로 전기 신호를 전달해야 하므로 전기 신호가 갈 수 있는 길은 구리 재배선(ReDistribution Line, RDL)*으로 제조한다. 이렇게 전공정에서 사용하던 것과 비슷한 기술을 활용해 WLP의 작은 두께, 부피의 장점을 살리며 외부로 전기 신호가 나갈 수 있는 길을 많이 만들어 준 것이다.

* InFO(Integrated Fan Out Wafer Level Package): TSMC가 명명한 FOWLP의 기술. RDL 패키징 기법을 적용, 입출력 단자 확대로 칩의 성능/기능을 높였다.
* 재배선(ReDistribution Line, RDL): 웨이퍼 위에 얇은 폴리머층을 깔고 배선을 형성하는 기술. 기판을 쓰지 않아 칩 두께를 줄일 수 있다.

이 패키징 기술로 애플은 얇은 두께와 높은 전기 신호 밀도, 발열 문제를 해결한 최종 반도체 칩을 구현해 아이폰에 적용했다.

InFO 기술의 성공은 파운드리의 사업 영역이 전공정 다이를 생산하여 패키지 회사로 넘기는 것이 아닌 최종 패키지 제품의 문제를 해결해 주는 데까지 넓어졌다는 것을 보여주는 상징적 사건이다. 성능 좋은 반도체 소자를 만들기 위한 기술 노드의 속도가 더뎌지는 상황에서 파운드리 회사의 경쟁력을 나타내는 또 다른 무기가 된 셈이다.

▲ 이종집적 기술의 다양한 예시

현재 이종집적의 경우, 최종 제품에 대한 다양한 고객의 요구를 만족할 수 있는 도구로 많은 후보 기술이 제안되고 있다. ▲2개 이상 다이를 하나의 패키지로 연결한 멀티 칩 패키지 ▲다층 배선의 고분자 기판(Substrate)을 실리콘 기판으로 대체해 여러 개의 다이를 붙이는 실리콘 인터포저(Silicon Interposer)* ▲더 작게 배선된 실리콘 기판을 사용하는 방법인 TSMC의 LSI(Local Silicon Interconnect) ▲인텔의 EMIB(Embedded Multi-die Interconnect Bridge)를 예로 들 수 있다.

* 실리콘 인터포저(Silicon Interposer): 반도체 패키징 기술의 한 부분으로, 고성능 반도체에서 로직 다이와 고대역폭 메모리(HBM)를 연결하는 역할을 한다.

칩렛도 SoC와 같은 하나의 칩으로… 3D SoC

챗GPT로 대표되는 생성형 AI는 반도체 시스템에 또 다른 숙제를 던져줬다. 이와 같은 거대 언어 모델(Large Language Model, LLM)을 다루기 위해서는 엄청난 양의 데이터 학습이 필요하다.

▲ 인터포저를 활용해 GPU와 HBM을 연결한 엔비디아 H100

이를 위해 D램은 대용량 데이터를 큰 대역폭으로 빠르게 GPU에 전달해야 한다. 그래서 D램의 경우, 칩을 쌓고 TSV(Through Silicon Via)로 연결해 대역폭을 늘린 HBM(High Bandwidth Memory)을 사용한다. TSV는 집적회로 칩을 제조하면서 웨이퍼에 구멍을 뚫고 구리 금속 선을 넣어 놓은 뒤 다른 칩 위에 붙이는 공정이다. HBM과 GPU는 큰 대역폭으로 연결하고자 실리콘 인터포저를 이용해 붙인다. 생성형 AI 시대 최대 수혜 제품인 엔비디아(NVIDIA)의 H100은 이와 같은 방법으로 만들어지고 있다.

그러나 이러한 칩렛과 같은 후공정 패키지 기술을 통한 결합은 TSV, RDL 등 웨이퍼 레벨에서 진행된 전공정 SoC 방법에 비해 대역폭이 작을 수밖에 없다. 전공정으로 제조한 집적회로는 실리콘(Si) 웨이퍼 내에서 Si를 채널로 이용해 만들어진 한 층의 소자들을 여러 층의 금속 배선으로 연결하는 방법으로 제조되어 왔다. 금속 배선은 포토리소그래피*와 에칭*으로 패터닝*되므로 매우 높은 밀도의 작은 Via*와 배선을 통해 각각의 기능이 연결된다. I/O를 ㎟당 수백만 개 이상 형성할 수 있다. 그러나 후공정 패키지는 각 칩을 연결하기 위한 I/O의 숫자가 ㎟당 수백 개 정도에 불과하다. 결국 적은 수의 I/O는 칩 간 소통하는 대역폭이 작다는 것을 의미한다.

* 포토리소그래피(Photolithography): 빛을 사용해 웨이퍼 위에 적합한 재료의 미세 패턴 박막을 생성하는 기술
* 에칭(Etching): 식각이라고도 하며, 웨이퍼 위에 새겨진 회로 외부의 불필요한 부분을 깎아내는 공정
* 패터닝(Patterning): 박막을 반복적으로 식각하여 집적회로를 구현하는 패턴을 형성하는 것
* Via: 서로 다른 두 개 이상의 금속층을 연결하는 공정

그런데 만약 칩렛의 많은 I/O 단자가 전공정 칩의 구리(Cu) 배선의 밀도와 비슷해진다면 여러 개의 칩렛을 만들어 붙여도 전공정 패키지와 같은 효과를 얻을 수 있을 것이다. 즉, 3D 적층으로 칩렛을 구성하고, 많은 I/O 단자를 이용해 3차원으로 칩(3D SoC)을 만들 수 있다면 반도체 집적 공정의 기존 틀을 바꿔 놓는 거대한 혁명이 될 것이다.

3D SoC 완성의 핵심은 하이브리드 본딩

전기 신호 밀도를 이처럼 높이기 위해서는 두 다이를 잇는 접점의 밀도가 높아야 한다. 그러나 접점으로 사용하는 범프의 면적은 이 목표를 달성하기에는 너무 크다. 기존 범프의 크기를 줄인 마이크로 범프(Micro Bump)도 나왔으나 아직 갈 길이 멀다.

▲ 하이브리드 본딩은 전기 신호 밀도를 크게 올릴 수 있는 기술이다.

그래서 주목을 받는 기술이 하이브리드 본딩(Hybrid Bonding)이다. 이는 범프 없이 구리 배선의 패드끼리 직접 붙이는 기술이다. 다이를 만드는 배선 공정이 마무리되면 표면은 전기 신호가 나오는 구리 패드와 전기가 흐르지 않도록 막는 절연 물질로 구성된다. 붙이고자 하는 다른 다이도 거울로 보는 것과 같이 동일한 구성과 모양일 것이다. 이 두 다이를 절연 물질끼리, 구리 패드끼리 각각 접합하므로, 두 물질을 붙인다 하여 하이브리드 본딩이라 부른다.

▲ 집트로닉스(Ziptronix)가 개발한 하이브리드 본딩 순서도

이것도 세부적으로는 여러 방법이 제안되었으나, 최근 주목을 받는 것은 집트로닉스*가 공개한 방법이다. 먼저 절연 물질을 플라즈마로 접합이 잘되는 상태로 바꾼 뒤 정렬하여 붙이고, 그 후 온도를 높여서 구리 패드를 붙이는 식이다. 구리의 열팽창률이 절연 물질(SiO2)보다 높은 점을 이용한 것이다.

* 집트로닉스(Ziptronix): SoC 디바이스, 웨이퍼 레벨 3D 적층 공정을 개발하는 미국 벤처 회사

CPU에서 인텔의 경쟁자인 AMD는 2021년 1월 TSMC의 하이브리드 본딩 기술로 S램을 접합한 제품(AMD 3D V-cache)을 만들었다고 발표했다. 다시 파운드리 사업을 시작한 인텔도 2021년 7월 자사 이종집적 기술인 포베로스 다이렉트(Foveros Direct)*를 통해 하이브리드 본딩이 가능하다고 발표했다. 이처럼 하이브리드 본딩은 전기 신호 밀도를 높일 수 있는 궁극의 기술로 치열한 기술 경쟁이 벌어지고 있다.

* 포베로스 다이렉트(Foveros Direct): 인텔의 첫 번째 3D 적층 솔루션 기술로, WLP 수준의 칩렛 패키지를 구현했다.

하이브리드 본딩 방법은 웨이퍼-to-웨이퍼(W2W) 접합, 다이-to-다이(D2D) 또는 다이-to-웨이퍼(D2W) 접합이 있다.

W2W는 HBM이나 플래시 메모리에서 셀(Cell)과 주변회로(Peri.)를 붙이는 것과 같은 메모리 소자 적층에 적용할 수 있다. 이종집적에도 적용할 수 있으나 제약 조건이 있다. 소자 크기가 같아야 하며 수율이 높아야 한다. 수율 낮은 다이를 생산하는 웨이퍼를 W2W로 붙이면, 작동하지 않은 다이가 작동하는 다이까지 영향을 줄 수 있다. 이 경우 최종 제품은 불량품이 되므로 수율은 더욱 떨어진다.

이에 이종집적은 전기적 테스트로 작동하는 다이를 찾은 후 접합하는 D2D 또는 D2W로 구현하는 것이 바람직하다. 장비 측면에서 W2W 접합 장비는 이미 양산 수준의 개발이 이뤄졌고, D2D 또는 D2W 접합은 최근 장비 개발이 시작되고 있다.

이렇게 I/O 밀도가 높은 3D SoC는 파운드리 기업으로부터 만들어지기 시작했다. 필요한 메모리를 받아서 인터포저와 같은 기판에 자신이 만든 로직 칩과 함께 결합하는 것이다. 그런데 바꾸어 생각해 보면 메모리 회사 역시 반대의 형태로 같은 비즈니스를 하는 것이 가능하다. 로직 칩을 파운드리로부터 구매해 자사 메모리와 같이 3D로 집적하는 것이다.

이처럼 3D SoC 시장의 급격한 성장은 메모리, 로직 설계, 반도체 패키징·테스트(Outsourced Semiconductor Assembly and Test, OSAT) 등으로 구분되던 종래 반도체 소자 회사의 비즈니스 영역에 커다란 변화를 불러오고 있다. 새로운 반도체 비즈니스 영역에서 한국 기업들의 선전을 기원한다.

※ 본 칼럼은 반도체에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스 공식 입장과 다를 수 있습니다

▲ 좌측부터 한국마이크론전자 및 패키징학회 강사윤 학회장, 학술부문 수상자 한국생산기술연구원 고용호 수석연구원, 기술부문 수상자 SK하이닉스 손호영 팀장, 해동과학문화재단 김영재 이사장

“이번 수상은 결코 혼자 받은 상이 아니라고 생각합니다. 기술 개발을 위해 함께 달려온 모든 구성원들께 감사하다는 말씀을 드리고 싶습니다. 지금까지의 영광을 넘어, 새로운 패키지를 개발하는 선행 연구·개발의 관점에서 계속해서 도전하며 세상을 놀라게 하고 싶습니다.”

지난 10월 26일 SK하이닉스 P&T(Package&Test) 손호영 팀장이 제14회 해동젊은공학인상* ‘기술부문’을 수상했다. 이 상은 대덕전자 창업주 고(故) 김정식 회장이 반도체 패키징 분야 기술 발전에 기여한 젊은 공학인을 격려하기 위해 제정한 상으로, 한국마이크로전자 및 패키징학회(KMEPS)에서 주관한다.

* 해동젊은공학인상: 대덕전자 창업주 고(故) 김정식 회장이 설립한 해동과학문화재단이 제정한 상이며, 사단법인 한국마이크로전자 및 패키징학회 주관으로 2006년 1회 시상을 시작했다. 2020년부터 학술상과 기술상을 구분하여 시상하고 있다.

손 팀장은 회사의 3차원 실리콘관통전극(TSV)* 기술 도입 초기부터 주요 기술 개발을 리드하며, 고용량·고사양 메모리 패키지의 핵심 기술을 완성하는 데 기여했다. 특히, 세계 최초로 멀티 칩 스태킹(Multi Chip Stacking) 구조에 MR-MUF* 기술을 도입했고, HBM* 제품 개발에 주도적인 역할을 했다. 어드밴스드 패키징(Advanced Packaging) 분야 최고의 기술 전문가로 인정받는 그는 현재 차세대 패키지 기술 개발 전반을 이끌고 있다.

* TSV(Through Silicon Via): D램 칩에 수천 개의 미세 구멍을 뚫어 상하층 칩의 구멍을 수직 관통하는 전극으로 연결하는 기술
* MR-MUF(Mass Reflow-Molded UnderFill): 적층한 칩 사이에 보호재를 넣은 후 전체를 한번에 굳히는 공정으로, 칩을 하나씩 쌓을 때마다 필름형 소재를 깔아주는 방식 대비 공정이 효율적이고, 열 방출에도 효과적인 공정으로 평가받음
* HBM(High Bandwidth Memory): 여러 개의 D램 칩을 TSV(Through Silicon Via)로 수직 연결해 데이터 처리 속도를 혁신적으로 끌어올린 고부가가치, 고성능 제품. HBM은 1세대(HBM)-2세대(HBM2)-3세대(HBM2E)-4세대(HBM3)를 거쳐 현재 5세대(HBM3E)까지 개발됨. HBM3E는 HBM3의 확장(Extended) 버전

뉴스룸은 손 팀장을 만나 패키지 기술 개발 공적과 회사 미래 경쟁력의 기반인 어드밴스드 패키징 기술 개발 비전에 관해 들어보았다.

패키지 기술 개발로 ‘혁신의 기반’을 닦다

손호영 팀장은 1세대 HBM 개발 초기부터 프로젝트에 참여, 세계 최초로 HBM 개발에 성공하며 현재 HBM3와 HBM3E가 AI 메모리 대표 제품으로 부상하는 데 기여한 주역이다.

손 팀장은 “업계 최고의 기술력으로 인정받고 있는 HBM은 기존에 없던 혁신적인 제품이었기 때문에, 개발 당시 기준으로 삼을 데이터도 존재하지 않았다”며 “제품을 개발하고, 표준 스펙을 만들어 인증하는 모든 과정이 무에서 유를 창조하는 일이나 다름없었다”고 회상했다.

그는 “TSV는 HBM 개발 착수 이전에 고용량 메모리 애플리케이션을 개발하며 계속 연구했던 기술”이라며 “그때의 연구 결과가 있었기에, 비록 시행착오는 겪었지만 결국 HBM 제품화에 성공할 수 있었다”고 말했다. 손 팀장은 ‘기술의 진화’는 성공을 바탕으로 이루어지는 일이지만, 성공은 결국 모든 실패한 경험들이 긍정적으로 쌓여 완성된다는 자신만의 소신을 밝혔다.

“TSV뿐만 아니라 MR-MUF 공법 역시 이전에 계속 연구해 왔던 기술입니다. 물론, HBM과 같이 얇은 두께의 칩에 이 공법을 적용한 경우는 어디에도 없었습니다. 당사가 기술 우위를 점할 수 있었던 것은 지난 경험을 담보로 성공 의지를 다지며 도전했기 때문입니다.”

손 팀장은 계속해서 선행 기술 연구·개발에 매진하고 있다. 그는 최근 업계 최초로 모바일용 팬아웃 WLP(Fan-out WLP)* 기술인 VFO* 기술을 제안하며 또 다른 혁신의 시작을 알렸다. 팬아웃 WLP는 본래 메모리 반도체에 적합하지 않다고 여겨지던 기술이지만, 손 팀장은 고정관념을 깨고 모바일 메모리에 응용하여 한계를 돌파한 것이다.[관련기사] 그는 “VFO 기술로 기판(Substrate)을 없애 더 얇은 패키지를 구현했고, 전력 효율과 발열 문제도 개선했다”며 “이를 통해 향후 모바일 시장을 선도할 수 있는 혁신적인 메모리 제품을 선보일 것”이라고 자신감을 내비쳤다.

* 팬아웃 WLP(Fan Out Wafer Level Package): 기판(Substrate) 없이 칩 바깥 영역에 바로 데이터 출입(I/O) 단자를 붙여 반도체를 만드는 후공정 패키지 기술로 칩 사이즈를 혁신적으로 줄이고 저전력 구현이 가능함
* VFO(Vertical Fan-out): 곡선 와이어 본딩을 수직으로 연결해 소형화하고 발열 문제를 개선한 기술 [관련기사]

어드밴스드 패키징 기술 연구로 더 먼 미래를 준비할 것

손 팀장이 성공적으로 개발한 ‘최초의 기술’은 결국 회사를 넘어 대한민국의 기술 진화까지 이끌었다는 평가다. 그는 국내외 40여 편의 논문 발표와 30여 편의 특허 및 국제표준 출원, 국제 최고 권위의 패키징 관련 학회 분과위원 활동 등을 통해 대외에 회사의 기술력을 입증했고, 국가 경쟁력 향상에도 기여했다.

손 팀장의 눈은 계속 미래를 향하고 있다. 그는 “HBM이 지금보다 더 높은 대역폭과 더 큰 용량을 구현하기 위해서는 더 많은 칩을 쌓아야 한다”며 “언젠가는 현재의 기술도 한계가 올 것이기 때문에, 이를 위해 어드밴스드 패키징 기술인 ‘하이브리드 본딩(Hybrid bonding)*’을 적용하는 계획을 준비 중”이라고 말했다.

* 하이브리드 본딩(Hybrid bonding): 범프 없이 칩과 칩을 접착하고, 데이터 통로를 곧바로 연결하는 고도화된 본딩 기술

특히, 그는 현시점에서 가장 중요한 것은 ‘확장 가능성’이라고 언급했다.

“머지않아 시스템 반도체와 메모리 반도체의 관계 안에서도, 메모리 반도체 내부 기능 안에서도 모든 기능이 해체되고 다시 합쳐지는 이종 집적*이 일어날 것입니다. 그것을 구현하는 방식이 바로 어드밴스드 패키징 기술입니다. 이 기술에는 하이브리드 본딩을 이용한 수직 적층 방식이 있는가 하면, 수평으로 칩을 연결하는 팬아웃 방식을 활용한 이종 칩 집적이나 칩렛* 연결 방식 등이 있습니다. 이들은 모두 기존과는 전혀 다른 방식의 기술입니다. 우리는 고정관념을 깨고, 기능의 확장 가능성에 주목해야 합니다.”

* 이종 집적(Heterogeneous Integration): 기능과 역할이 다른 반도체를 결합하는 기술
* 칩렛(Chiplet): 각각의 기능이 있는 분할된 여러 개의 칩을 재조합하는 기술로 이종 칩 집적 패키징 기술을 수반하는 새로운 설계 방식

또, 손 팀장은 패키지 기술의 진화로 반도체 융합이 이루어지는 미래에는 반도체 업계 내 다양한 협력 구조가 더욱 중요해질 것이라고 강조했다. 제품 및 기술 개발 초기 단계에서부터 다양한 회사들과의 협업이 진행되어야 미래 방향성에 맞는 시너지를 낼 수 있기 때문이다.

그가 활발하게 대외 연구활동을 하는 것도 이런 협력과 시너지를 이루어내기 위한 것이다. 손 팀장은 “사실, 회사 업무와 동시에 학회 참여나 논문 발표 등의 활동을 진행하는 것이 쉽지만은 않았다”며 “하지만 선행 기술 연구에서도 대외 커뮤니케이션 활동과 네트워킹이 점점 중요해지는 만큼, 회사에서도 적극적으로 지원해 주고 개인적으로 동기부여도 가능했기에 최선을 다했다”고 말했다.

끝으로 그는 패키지 기술 연구를 통해 HBM 성공의 초석을 닦았던 것처럼, 미래 반도체의 성공 가능성을 열어주는 연구 문화를 끌어가겠다는 목표를 전했다.

“지금 하는 새로운 기술 연구가 성공할지, 실패할지 현재로서는 알 수 없습니다. 하지만 성공과 실패를 넘어, 미래 기술을 내다보는 SK하이닉스의 안목과 그에 걸맞은 우리의 도전은 멈추지 않고 계속 될 것입니다. 이러한 도전 의지를 후배들이 이어받아 가능성을 열어주면, 결국 미래에는 HBM보다 더 빛나는 제품이 개발되어 미래를 밝힐 것으로 확신합니다.”

#1. 신뢰성의 의미

‘반도체의 품질’은 제품의 정해진 요구 기준과 특성 충족 여부에 따라 규정할 수 있다. 그리고 ‘반도체 신뢰성’은 이러한 충족된 품질이 보장된 기간 동안 기능을 잘 수행할 수 있는지를 나타내는 척도이다. 즉, 신뢰성은 제품의 시간적 안정성을 나타내는 개념으로, 제품의 품질을 고장 없이 일정 기간 유지해 고객 만족도를 확보하는 성질이다. 제품을 만들고 검사하는 도중 발생하는 불량은 결함(Defect)이라고 하고, 실제 사용 중 발생된 불량은 고장(Failure)이라고 정의한다. 결함이 많으면 품질이 나쁜 것이고, 고장이 기준보다 빨리 나거나 빈도가 많으면 신뢰성이 나쁜 것이다.

▲ 표 1. 품질과 신뢰성의 차이점(ⓒ한올출판사)

<표 1>은 품질(Quality)과 신뢰성(Reliability)의 의미와 차이점을 비교한 것이다. 신뢰성은 어떤 시스템이나 부품, 소재 등이 주어진 조건(사용, 환경 조건)에서 고장 없이 일정 기간(시간, 거리, 횟수) 동안 최초의 품질 및 성능을 유지하는 특성을 말한다. 신뢰성이 좋은 제품은 고장 없이 오래 쓸 수 있고, 소비자의 만족도를 높여 지속적인 구매력을 발휘할 수 있다. 그러므로 반도체 제품을 개발할 때는 양산에 앞서 업계에서 요구되는 품질과 신뢰성 기준을 확보했는지 평가해야 하고, 양산이 진행되고 있을 때도 주기적으로 품질과 신뢰성을 평가해야 한다.

신뢰성을 평가하기 위해 우선 신뢰성의 개념을 구체적으로 표현해야 한다. 예를 들면, ▲100개의 제품을 출하해서 3년 후에 몇 개가 동작하는가 ▲동작 시간에 대한 경향성은 어떠한가 ▲5년 후에 100개 중에 90개가 동작한다고 보증할 수 있는가 ▲100개 중 95개가 동작 가능한 시점은 언제인가 등으로 구체적으로 표현할 수 있다.

이를 검증하기 위해서는 실험이 필요하다. 3년 후, 5년 후의 신뢰성을 확인하는 경우, 실제 그 시간만큼의 실험을 수행한다면 좋겠지만 제품 개발 후 평가에만 수년의 시간을 소요한다면 그만큼 양산이 늦어지는 문제가 발생한다. 이 때문에 신뢰성 평가를 위해 가속 실험과 통계 기법을 활용한다. 그 밖에 신뢰도 함수, 수명 분포, 평균 수명 등을 이용해 비교적 짧은 시간 안에 검증을 마친다.

#2. JEDEC 기준

반도체를 개발하고 생산하는 회사에서는 자신들의 제품에 대해 신뢰성을 평가하고, 그 결과를 고객에게 제공한다. 고객의 경우, 반도체 회사가 제공한 신뢰성 평가 결과를 가지고 자신들이 사용하기에 적당한지 검토하거나 자체적으로 다시 신뢰성 평가를 진행하기도 한다. 이런 상황에서 만약 반도체 회사와 고객사의 평가 기준이 서로 다르다면, 이를 맞추기 위한 불필요한 과정이 발생한다. 그러므로 서로의 의견이 반영된 표준이 필요한데, 반도체 업계에서 가장 널리 사용되는 표준이 JEDEC 표준*이다.

*JEDEC 표준: 국제반도체표준협의기구(JEDEC, Joint Electron Device Engineering Council)에서 정한 표준

JEDEC은 1958년 생겨난 미국전자공업협회(EIA: Electronic Industries Alliance)의 하부 조직이다. 제조업체와 사용자 단체가 합동으로 집적 회로(IC) 등 전자 장치의 통일 규격을 심의, 책정하는 것이 주요 역할이다. 특히 JEDEC에서 책정하는 규격은 국제 표준이 되므로 JEDEC은 사실상 이 분야의 국제 표준화 기구로 통한다.

JEDEC 내에는 정책(Policy)과 절차(Procedures)를 결정하고, JEDEC 표준의 최종 승인을 결정하는 BoD(Board of Directors)라는 조직이 있으며, 영역별 표준을 정하는 여러 개의 위원회(JC, JEDEC Committees)가 있다. 가장 먼저, 신뢰성 관련 표준을 정하는 위원회는 ‘JC14(Quality and Reliability of Solid State Products)’이다. 그 밖에 모듈(Module)과 반도체 패키지 외관(Outline) 관련 표준을 정하는 ‘JC11(Mechanical Standardization)’, D램 단품 관련 표준을 정하는 ‘JC4(2Solid State Memories)’, 모바일(Mobile) MCP(Multi Chip Package) 관련 표준을 정하는 ‘JC63(Multiple Chip Packages)’ 등의 위원회가 있다. 각 위원회에는 해당 분야의 회사들이 회원으로 참여하는데, 표준을 정할 제품이 있으면 의견이 있는 회사에서 표준안을 제안해 회원들에게 공유하고, 위원회에서 투표로 해당 제품의 표준 적용 여부를 결정한다. 이때 투표는 회사 규모와 상관없이 한 회사당 한 표의 투표권을 갖게 된다. 위원회에서 투표로 통과된 제안은 BoD에서 다시 투표로 결정하고, BoD에서도 통과된 제안은 최종적으로 JEDEC 표준으로 업계에 공지(Standard Publication)된다.

#3. 수명 신뢰성 시험

다음은 반도체 제품 자체의 수명을 평가하는 항목들이다.

◎ EFR (Early Failure Rate)

EFR 항목은 초기 불량의 수준을 평가하는 항목이다. 초기의 기준은 고객 환경에서 약 1년으로 설정된다. 일부 제품군의 경우 시스템의 수명(Lifetime)을 고려해 6개월로 적용하기도 하며, 고신뢰성을 요구하는 제품의 경우 1년 이상으로 설정하기도 한다. 제품의 초기 불량은 번인(Burn-In)*을 통해 단기간에 불량이 발생할 가능성이 있는 제품을 선별(Screen)하고, 이렇게 선별된 제품의 잠재 불량률이 적정한 수준을 유지하는지 EFR을 통해 검증한다(그림 1 참고). 평가용 장비는 HTOL(High Temperature Operating Life) 항목과 동일한 TDBI(Test During Burn-In) 장비를 사용하며, 적절한 반도체 제품의 온도와 전압에 대한 가속 인자(Acceleration Factor)를 이용해 조건을 설정하고 평가한다.

* 번인(Burn-In): 고온에서 소자의 특성을 평가하는 테스트 항목

▲ 그림 1. 신뢰성 곡선(Bathtub curve) 중 EFR 보증 구간(ⓒ한올출판사)

또한 EFR은 번인의 선별 능력을 모니터링하는 도구로도 활용된다. 안정적인 상태의 번인 공정을 통해 제조 라인의 공정 변동 및 이상 발생을 적절하게 선별하고 있는지 모니터링할 수 있다.

◎ HTOL (High Temperature Operating Life Test)

HTOL 항목은 대표적인 제품의 수명 평가 항목이다. 제품이 실제 동작할 때 온도 및 전압으로 스트레스를 주면서 발생하는 문제를 검토하는 방법이다. 초기 고장뿐 아니라 우발 고장 및 마모 고장 등 전 영역에 걸쳐 종합적 검증이 가능하다.

◎ LTOL (Low Temperature Operating Life Test)

* 핫 캐리어(Hot Carrier): 숏 채널 효과(Short Channel Effect) 중 하나로, 반도체 트랜지스터에서 발생하는 현상이다. 트랜지스터의 사이즈가 작아지면서 채널의 길이도 짧아지는데, 이 경우 전계는 커지게 되고 이동하는 전자는 높은 전계를 받아 지나치게 이동성이 커진다. 이러한 전자를 핫 캐리어(Hot carrier)라고 한다.

◎ HTSL (High Temperature Storage Life)

HTSL 항목은 제품의 고온 방치 환경에서 신뢰성을 평가하는 항목이다. 고온 방치 환경은 확산(Diffusion), 산화(Oxidation), 금속 간 성장(Intermetallic Growth) 및 패키지 물질의 화학적 열화(Chemical Degradation)의 영향으로 제품의 수명에 영향을 줄 수 있다.

◎ 내구성(Endurance)

내구성(Endurance)은 낸드플래시 메모리 등 제품의 쓰기(Program) 및 지우기(Erase) 동작에 대한 주기적(Cycling) 한계 특성을 평가한다. 즉, 최대 몇 회까지 견딜 수 있는지를 보는 항목이다.

◎ 데이터 보존(Data Retention)

데이터 보존은 낸드 플래시 메모리의 주요 신뢰성 요소로 쓰여진 정보(Data)가 사라지지 않고 유지되는 특성이다. 셀(Cell) 내에 저장된 정보가 전원의 공급이 없더라도 일정 시간 유지되는 특성을 평가한다.

#4. 환경 신뢰성 시험

◎ 프리컨디셔닝(Preconditioning)

제품 출하 후 이동 및 보관 과정을 거쳐 고객의 생산 과정 중에 발생할 수 있는 문제에 대한 평가 항목이다. 이 과정 중 흡습 및 열적 스트레스로 인해 신뢰성 내성이 발생할 수 있기 때문이다.

프리컨디셔닝은 제품을 판매해 고객에게 운송된 후, 진공 포장을 개봉해 시스템에 부착(Mount)되는 순서와 유사한 조건으로 시뮬레이션해 흡습 상태의 패키지 신뢰성을 평가하며, THB(Temperature Humidity Bias), HAST(Highly Accelerated Stress Test), TC(Thermal Cycle) 등 환경 신뢰성 시험의 전처리 조건으로 적용된다.

해당 시험의 평가는 ‘TC(Thermal Cycling) → 건조(Bake) → 침지(Soak) → 리플로우(Reflow)’ 순서로 진행한다. <그림 2>는 제품 생산 후에 포장, 운송 과정, 시스템의 부착 등의 사용자 사용 순서와 프리컨디셔닝 평가의 시뮬레이션 연관성을 나타낸 것이다.

▲ 그림 2. 제품 생산, 운송 과정, 사용 방법과 프리컨디셔닝 시험 조건과의 관계(ⓒ한올출판사)

◎ TC(Thermal Cycle)

TC(Thermal Cycle, 열 주기) 시험은 사용자의 여러 사용 환경 중 순간적인 온도 변화에 의한 제품의 내성을 시험하는 항목이다. 패키지 및 모듈은 많은 종류의 서로 다른 재료가 결합해 구성된다. 이 재료들은 열팽창 계수인 CTE(Coefficient of Thermal Expansion)가 서로 다르기 때문에 열적 변화에 따른 수축과 팽창의 스트레스 피로(Stress Fatigue)로 인해 불량이 발생할 수 있다.

TC는 온도 변화에 따른 반도체 패키지의 스트레스 내성을 측정하는 것이 기본 목적이나, 고온과 저온의 온도 스트레스로 다른 유형의 여러 불량이 발생할 수도 있다. 장기간의 열 충격은 패키지 각 재료의 응력, 열 팽창력 및 기타 요인에 의한 계면 간 박리(Delamination), 내/외부 패키지 균열(Crack), 칩 균열 등을 검증하는 데 효과적이다. 또한 제품 친환경 규제로 인한 납(Pb)과 같은 유해 물질의 사용 제한과 휴대용 모바일 기기와 같은 애플리케이션의 확대로 인해 솔더 접합부(Solder Joint)의 중요성이 증가하고 있는데, TC는 솔더 접합부의 신뢰성을 평가할 수 있는 좋은 검사 방법이다.

◎ THS (Temperature Humidity Storage)

THS 시험 항목은 고온·고습에 대한 반도체 제품의 내성을 평가한다. 실사용 환경을 고려해 방습 포장 개봉 후 흡습이 되는 양을 측정하여 방치 시간을 결정하는 것이 바람직하다.

◎ THB (Temperature Humidity Bias)

THB 시험 항목은 제품에 전기적 바이어스(Electric Bias)를 인가한 상태에서 내습성을 평가한다. 주로 발생하는 불량은 알루미늄(Al) 부식 관련 불량이다. 하지만 온도에 대한 스트레스로 인해 기타 불량이 발생할 가능성도 많다. 해당 시험 역시 패키지 신뢰성 문제를 검출하기에 효과적인데, 예를 들면, 리드(Lead)와 리드 간 미세 틈(Micro Gap), 몰드(Mold) 기공을 통한 습기 침투에 의한 패드 금속 부식, 보호막에 생긴 구멍 또는 기공으로 침투한 습기에 의한 불량을 검출할 수 있다.

◎ PCT (Pressure Cooker Test)

PCT는 THS 및 THB보다 더욱 가혹한 시험으로 습기에 의한 내성을 조기 평가하기에 적합한 시험이며, 오토클레이브(Autoclave)*라고도 한다. 이는 플라스틱 몰드 화합물(Plastic Mold Compound)의 내습성 평가로 상대 습도 100%와 고압을 이용해 습기를 침투시켜 몰드 구조의 신뢰성을 평가한다. 또한 리드와 리드 간 미세 틈, 몰드 기공을 통한 습기 침투에 의한 불량을 검출할 수 있다.

PCT도 TS와 같이 예전의 두꺼운 반도체 패키지에서는 반드시 필요한 신뢰성 항목이었다. 하지만 최근 국제 동향 및 JEDEC에서는 현재의 패키지에 대해서는 스트레스의 크기가 너무 크다고 판단하고 있으며, 패키지 종류에 따라 선별적으로 평가에 적용하고 있다. 리드프레임 타입에서는 PCT를 평가하고 있으며, 서브스트레이트 타입 제품은 UHAST로 스트레스 크기를 줄여 평가하고 있다.

* 오토클레이브(Autoclave): 오토클레이브는 일종의 고압 솥 장비다. 수분을 넣고 밀폐한 후 온도를 올리면, 수분이 증발되면서 압력과 습도를 높여 오토클레이브 안에 있는 시편에 필요한 조건을 만든다.

◎ UHAST (Unbiased Highly Accelerated Stress Test)

UHAST는 FBGA와 같은 서브스트레이트 타입의 얇은 패키지에 PCT와 유사한 스트레스를 인가해 신뢰성을 평가한다.

해당 항목의 검출 능력이나 불량 양상은 PCT와 유사하며, PCT의 포화 가습 100% RH(Relative Humidity, 상대습도)로 인한 스트레스를 고객 현장 사용 환경과 유사하게 설정해 불포화 가습 조건(85% RH)으로 평가를 진행한다. 주로 갈바닉(Galvanic)* 또는 직접적인 화학 부식(Direct Chemical Corrosion) 등을 평가하는 데 사용된다.

* 갈바닉(Galvanic): 갈바닉 부식을 의미하며, 전해질 내에 두 개의 다른 금속이 서로 접촉될 경우 전위차가 발생되며 이것에 의해 금속 간에 전류가 흐르게 되는데, 그 결과 내식성이 큰 금속(음극)의 부식은 억제되고 활성이 큰 금속(양극)의 부식이 촉진되는 현상을 말한다.

◎ HAST (Highly Accelerated Stress Test)

HAST는 습기 환경에서 동작하는 밀폐되지 않는(Non-Hermetic) 패키지의 신뢰성을 평가하는 데 사용된다. 평가 방법은 THB와 동일하게 핀(Pin)별 정적 바이어스(Static Bias)를 인가한 상태에서 온도, 습도, 압력 스트레스를 가한다.

◎ HALT (Highly Accelerated Life Test)

HALT는 초가속 수명 시험으로 제품의 설계 단계에서 결함을 찾아 개선할 수 있게 한 가혹 시험의 일종이다. 비교적 짧은 시간에 시험할 수 있다는 특징이 있다.

#5. 기계적 신뢰성 시험

반도체 제품은 취급, 저장, 운송 및 운용 중에 기계적 요소, 기후적 요소 및 전기적 요소에 의해 환경 부하를 받게 되며, 이러한 환경 부하는 장비의 설계 신뢰성에 큰 영향을 미친다. 이 때문에 새롭게 개발하거나 양산 중인 제품에 대해 평가를 실시해 이상 유무를 확인할 수 있다. 이 중 물리적인 스트레스에 해당하는 진동, 충격, 낙하 등과 같은 조건을 설정해 평가에 적용할 수 있다.

◎ 충격(Shock)

취급 및 이동 중 발생할 수 있는 충격 시뮬레이션에 대한 내성을 평가하는 항목이다. 평가용 샘플을 고정한 상태에서 해머(Hammer)를 이용해 충격을 가하는 방법과 제품을 자유 낙하해 충격을 가하는 낙하 시험(Drop Test) 등이 있다. 시험 방법은 해머의 힘과 펄스(Pulse), 그리고 시험 횟수로 정의할 수 있다. 낙하 시험의 경우, 실제 사용자의 작업 환경을 고려해 1~1.2m 정도의 높이에서 자유 낙하를 평가한다.

◎ 진동(Vibration)

제품의 운송 중에 발생할 수 있는 진동에 대한 제품의 내성을 평가하는 항목으로, JEDEC 기준에 근거하여 주로 사인 진동(Sine Vibration)* 시험을 진행한다.

* 사인 진동(Sine Vibration): 시간에 따라 주파수가 변하는 진동

◎ 구부림(Bending)

PCB의 휨 또는 구부러짐에 의한 솔더 접합부 결손을 평가하는 항목이다.

◎ 비틀림(Torsion)

비틀림에 의한 스트레스로 PCB 기판에 발생하는 솔더 접합부 및 제품 휨 불량에 대한 내성을 평가하는 항목이다. 트위스트(twist) 또는 토크 시험(Torque Test)이라고도 한다.

반도체 공정은 웨이퍼를 제조하고 회로를 새기는 전공정, 칩을 패키징하는 후공정으로 나뉜다. 이중 후공정은 반도체 미세화 기술이 한계점에 다다른 현시점에서 중요성이 점점 더 커지고 있다. 특히, 새로운 부가가치를 만들 수 있는 핵심 기술로 주목받고 있다.
 

뉴스룸은 앞으로 총 11화에 걸쳐 <반도체 부가가치를 올리는 패키지와 테스트>라는 책을 근간으로 반도체 후공정 과정에 대해 살펴보고자 한다. 이번 연재가 업계에 입문하려는 학생들에게는 길잡이가 되는 지침서의 역할을, 유관 업무에 종사하는 분들에게는 이해도를 높이는 안내서의 역할을 할 수 있기를 바란다.(필자 주)

패키지별 재료의 특성에 관해 알아보는 두 번째 시간이다. 이번 시간에는 웨이퍼 상태에서 패키지 공정을 진행하는 ‘웨이퍼 레벨 패키지’ 재료에 대해 설명하겠다.

#1. 포토 레지스트(Photo Resist, PR)

포토 레지스트는 용해 가능한 고분자와 빛 에너지에 의해 분해 또는 가교(결합, 연결) 등의 화학적인 반응을 일으키는 물질을 용매에 녹인 혼합 조성물이다. 웨이퍼 레벨 패키지 공정에서는 포토 공정에서 구현하고자 하는 패턴(Pattern)을 형성하고, 뒤이어 진행되는 후속 전해도금 공정에서 포토 레지스트가 없는 부분에 도금으로 금속 배선을 형성하는 배리어(Barrier) 역할을 한다. 포토 레지스트는 <표 1>과 같은 물질로 구성되어 있다.

▲ 표 1. 포토 레지스트 구성 물질과 역할(ⓒ한올출판사)

포토 레지스트는 빛에 반응하는 성질에 따라 포지티브 레지스트(Positive Resist)와 네거티브 레지스트(Negative Resist)로 나뉜다. 포지티브 레지스트는 빛을 받은 영역에 분해 작용(Decomposition)이 일어나 약해지고, 빛을 받지 않은 부분은 가교 결합(Cross Link)*이 일어나서 결합이 강해지는 특성이 있다. 따라서 빛을 받은 노광 영역은 현상(Develop) 시 제거된다. 반면에 네거티브 레지스트는 빛을 받은 부분에 가교 결합이 발생하여 단단해지므로, 현상 시 빛을 받은 영역이 남아있고, 빛을 받지 않은 영역이 제거된다. 일반적으로 네거티브 레지스트가 포지티브 레지스트보다 점도가 높아서 스핀 코팅 공정에서 더욱 두껍게 포토 레지스트를 입힐 수 있다. 때문에 솔더 범프(Solder Bump)를 높게 형성해야 할 때는 네거티브 레지스트를 이용하거나 포지티브 레지스트를 2번 이상 코팅한다.

반도체가 스케일 다운되면서 더 미세한 패턴을 형성할 수 있도록 파장이 짧은 빛들이 포토 공정에 사용되었고, 포토 레지스트는 그에 맞춰 발전해 왔다. g-line/i-line*용 포토레지스트는 용액 억제형(Photo Active Compound, PAC)이 사용되고, 그보다 더 작은 파장에는 화학 증폭형이 사용된다. 웨이퍼 레벨 패키지는 현재 i-line 스텝퍼(Stepper)*에 사용되는 포토 레지스트를 주로 사용하고 있다.

#2. 도금 용액

도금 용액은 전해도금에서 사용된다. 도금될 금속 이온(Metal Ion), 이온들이 용액 속에 녹아 있게 만드는 용매가 되는 산(Acid), 그리고 도금 용액 및 도금층의 특성을 강화하는 여러 첨가제(Additive)로 구성되어 있다. 전해도금 공정으로 도금될 수 있는 금속들은 니켈(Ni), 금(Au), 구리(Cu), 주석(Sn), 주석 은 합금(SnAg) 등이 있다. 이들은 도금 용액 속에 이온 상태로 존재한다. 용매로는 황산(H2SO4), 메탄술폰산(CH4O3S) 등이 주로 사용된다. 첨가제는 아래 <그림1>과 같이 도금층의 표면을 평탄하게 만드는 레벨러(Leveler)*, 도금 입자를 미세화시켜 주는 입자 미세제(Grain Refiner)* 등이 있다.

▲ 그림 1. 도금 용액 첨가제의 역할(ⓒ한올출판사)

#3. PR 스트리퍼(Stripper)

도금 공정이 완료되면 포토 레지스트를 제거해야 한다. 이때 사용하는 재료가 PR 스트리퍼이다. PR 스트리퍼는 포토 레지스트를 잔존물 없이 깨끗하게 제거하되, 웨이퍼에 대한 화학적 데미지(Damage)는 없어야 한다. [그림 2]는 PR 제거 과정을 모식도로 나타낸 것이다. 스트리퍼 내의 솔벤트(Solvent)가 접촉되는 PR 표면에 반응하여 부풀어 오르고(Swollen), 알칼리(Alkali)가 부풀어 오른 PR의 표면을 분해해서 용액 안으로 녹아 나오게 한다.

▲ 그림 2. 스트리퍼의 PR제거 과정(ⓒ한올출판사)

#4. 에천트(Etchant)

웨이퍼 레벨 공정에서 전해도금을 위한 시드(Seed)층을 형성하기 위해서는 스퍼터링(Sputtering)* 공정 진행이 필요하다. 형성된 금속층은 도금 후에 PR을 벗겨낸 후 제거되어야 한다. 이때 금속을 녹여내기 위해 주로 산(Acid) 계열의 에천트를 사용한다.

아래 <표 2>에 에천트의 주요 성분과 역할을 정리했다. 에천트는 녹여내는 금속에 따라 구리(Cu) 에천트, 타이타늄(Ti) 에천트, 은(Au) 에천트 등이 있다. 에천트는 특정 금속만 선택적으로 녹이고 다른 금속은 녹이지 않거나 덜 녹이는 에치 선택비(Etch Selectivity)가 있어야 한다. 또한, 공정 효율을 위해서 에치 속도(Etch Rate)가 높은 것이 유리하며 금속을 녹일 때 웨이퍼 내 위치에 상관없이 균일하게 녹이는 공정 균일성(Uniformity)도 좋아야 한다.

▲ 표 2. 에천트의 주요 성분과 역할(ⓒ한올출판사)

#5. 스퍼터 타깃(Sputter Target)

PVD* 중 스퍼터링 방식으로 금속 박막층을 웨이퍼에 형성할 때 스퍼터 타깃을 재료로 사용한다. <그림 3>은 이 타깃이 제조되는 공정을 보여준다. 스퍼터링해야 할 금속층과 같은 조성의 원재료를 구해서 원기둥으로 만들고 단조, 압착, 열처리 공정을 한 후에 타깃 형태로 만든다.

▲ 그림 3. 스퍼터 타깃 제조 공정(ⓒ한올출판사)

언더필(Underfill)은 플립 칩(Flip Chip)같이 범프를 이용한 연결에서 서브스트레이트와 칩 사이 또는 칩과 칩 사이를 채워 접합부 신뢰성을 높이는 역할을 한다. 아래 <표3>에는 언더필에 사용되는 재료의 종류와 이를 이용한 공정을 정리했다.

▲ 표 3. 언더필 종류와 공정(ⓒ한올출판사)

#6. 언더필(Underfill)

언더필은 ▲범프를 이용한 본딩 후에 범프 사이를 채우는 공정(Post Filling)과 ▲본딩 전에 미리 언더필 재료를 접합부에 붙이는 공정(Pre-application)으로 나뉜다. ▲(Post Filling) 본딩 후 공정은 채우는 방법에 따라 다시 CUF(Capillary Underfill)와 MUF(Molded Underfill)로 분류한다. CUF는 칩 옆에서 캐필러리(Capillary)*로 언더필 재료를 분사하여 칩과 서브스트레이트 사이를 표면장력으로 채우는 공정이다. MUF는 몰딩 시 EMC(Epoxy Molding Compound)* 재료가 언더필 기능도 함께 수행하여 공정을 단순화한다.

▲ (Pre-application) 본딩 전에 언더필 재료를 적용하는 것은 칩 단위냐 웨이퍼 단위냐에 따라 다르다. 칩 단위의 경우 페이스트(Non-Conductive Paste, NCP)로 접합부를 채우냐, 필름(Non-Conductive Film, NCF)으로 채우냐에 따라 공정과 재료가 차이가 난다. 웨이퍼 단위로 언더필 재료를 적용할 때는 주로 필름 타입(NCF)을 사용한다.

언더필 재료는 플립 칩, TSV를 이용한 칩 적층 등에서 접합부의 신뢰성 확보를 위한 핵심 재료다. 따라서 충진성, 계면 접착력, 열팽창 계수, 열전도도, 내열성 등 다양한 요구 조건을 만족시켜야 한다.

#7. 캐리어(Carrier)와 접착제(Temporary Bonding Adhesive, TBA), 마운팅 테이프

WSS(Wafer Support System) 공정을 위해서는 얇은 웨이퍼를 지지할 수 있는 캐리어와 접착제 역할을 하는 TBA가 필요하다. 또한, 디본딩 후 앞면/뒷면에 범프가 형성된 얇은 웨이퍼를 원형 틀(Ring Frame)에 고정할 마운팅(Mounting) 테이프도 필요하다.

이 공정에서 핵심 재료는 TBA다. TSV 패키지를 만들 웨이퍼와 캐리어를 본딩했을 때, 웨이퍼의 범프 등에 손상을 주지 않으면서 백사이드 공정 중의 접합력은 강해야 한다. 그러므로 아웃개싱(Outgassing)*, 보이드 트랩(Void Trap)*, 박리(Delamination)도 없어야 하며 본딩 시에 웨이퍼 옆으로 접착제가 빠져나오는 블리드 아웃(Bleed Out) 현상 등도 없어야 한다. 이를 위해 열적 안정성과 내화학성은 필수다. 또한 캐리어를 떼어낼 때는 잔존물이 남지 않고 손쉽게 떨어져야 한다.

캐리어는 주로 실리콘(Si)이 선호되지만, 유리(Glass)도 많이 사용한다. 특히 디본딩 시 레이저 등의 빛을 사용해야 하는 공정에서는 반드시 유리를 사용한다.

한편, 여전히 시장에서는 고성능 반도체 기술을 요구하고 있다. 고용량 확보를 위한 웨이퍼 집적도 기술 발전의 한계를 해소하면서 고성능 제품의 시장 요구사항을 충족시키기 위해 등장한 솔루션이 바로 어드밴스드 패키징(Advanced Packaging) 기술이다.

어드밴스드 패키징은 매우 복잡하고 다양한 기술을 포함하지만, 핵심은 패키징에서의 연결 즉, ‘패키징 인터커넥션(Interconnection)’ 기술이다. 이 글에서는 패키징 기술의 진화 발전과 이에 기여하고 있는 SK하이닉스의 기술력 및 성과를 다뤄보고자 한다.

어드밴스드 패키징에서 인터커넥션의 중요성

우선 반도체 칩은 제품의 성능을 고려한 ‘패키징’을 통해 전력을 공급받고 신호를 교환하며 동작한다. 그래서 패키징 기술력에 따라 제품의 속도, 밀도, 기능에 큰 영향을 미치기 때문에 패키징 인터커넥션 기술은 끊임없이 변화하고 발전하고 있다.

팹(Fab)에서 미세 패턴을 구현하기 위해 여러가지 공정이 개발되었다면, 패키징 공정에서는 인터커넥션 기술을 발전시키기 위한 전방위적인 연구가 진행되고 있다. 그 결과 아래 네 가지 유형의 인터커넥션 기술이 개발되어 오고 있다.

▲ 인터커넥션 기술 유형별 대표적인 제품의 사양(예시)

1) 와이어 본딩(Wire Bonding)

와이어 본딩은 가장 먼저 개발된 인터커넥션 기술이다. 대표적으로 금, 은, 구리와 같은 전기적 특성이 우수한 재료를 와이어로 사용하여 칩과 기판을 연결하는 데 사용했다. 이는 비용적인 측면에서 가장 효율적이고 신뢰성 높은 인터커넥션 기술이지만, 연결되는 물리적인 길이가 길기 때문에 최근 고속 동작이 요구되는 최신 장치에는 적합하지 않다. 따라서 와이어 본딩은 고속 동작을 요구하지 않는 모바일 D램과 낸드 칩에 주로 채용되고 있다.

2) 플립 칩 본딩(Flip Chip Bonding)

플립 칩 본딩은 와이어 본딩보다 전기 경로의 길이가 수십분의 1로 짧아져 고속 동작이 가능하다. 그리고 이 기술은 웨이퍼 레벨에서 패키지가 진행되기 때문에 칩 레벨에서 진행되는 와이어 본딩에 비해 생산성도 우수하다. 또한, 칩 전면에 범프(Bump)*를 형성할 수 있기 때문에 더 많은 수의 데이터 출입구(이하 I/O)를 연결해 데이터 처리 속도까지 높일 수 있다. 이런 장점으로 CPU, GPU 및 고속 D램 칩의 패키징에 널리 사용된다.

그러나 플립 칩 본딩은 다수의 칩을 적층하기 어려워 고밀도를 필요로 하는 메모리 제품에 불리하다. 또, 범프와 유기 PCB 사이 간격의 한계로 인해 더 많은 I/O를 연결하는 데는 제한이 있다. 이러한 한계를 극복하기 위해 TSV 본딩이 개발되었다.

3) TSV 본딩(Through Silicon Via Bonding)

고밀도가 요구되는 칩 간 연결 시 플립 칩 본딩을 사용하는 대신 TSV* 본딩은 칩에 구멍을 뚫고 전극을 연결하기 위해 금속과 같은 전도성 물질을 채워 칩을 수직으로 연결한다. TSV 본딩이 적용된 웨이퍼를 제조하고, 패키징을 통해 상단과 하단에 마이크로 범프를 형성하여 이 범프들을 수직 연결하는 방식으로 여러 칩을 쌓을 수 있다. 이 TSV를 통해 범프를 수직으로 연결하는 것이 가능해졌기 때문에 다수의 칩을 적층할 수 있었다.

초기 TSV 본딩은 4단 적층으로 시작하여 8단으로 증가했고, 최근에는 12단까지 적층할 수 있게 되었다. 올해 4월 SK하이닉스는 세계 최초 12단 적층 HBM3 개발에 성공했다[관련기사]. 일반적으로 TSV를 활용하여 범프를 본딩하는 공법은 열압착(Thermal Compression) 기반 비전도성접착필름(Non-Conductive Film, NCF)*이지만 SK하이닉스는 MR-MUF* 공정을 적용하여 적층에 필요한 압력을 낮출 수 있고 MR(Mass Reflow)의 특징인 자기 정렬*이 가능했기에, SK하이닉스는 세계 최초로 12단 적층 HBM3 개발이라는 성과를 달성할 수 있었다[관련기사].

▲ 올해 4월 SK하이닉스가 TSV 본딩 패키징 기술을 적용해 세계 최초로 개발한 12단 적층 HBM3

지금까지 설명한 와이어 본딩, 플립 칩 본딩, TSV 본딩은 다양한 영역에서 각 제품의 목적에 맞게 적용되어 패키징 공정에서 활용되고 있다. 하지만, 최근에는 구리와 구리를 직접 본딩하는 새로운 인터커넥션 기술이 등장했다. 이는 구리 하이브리드 본딩이 그것이다.

4) 칩렛(Chiplet)*을 활용한 하이브리드 본딩(Hybrid Bonding)

‘하이브리드(Hybrid)’라는 용어는 두 가지 유형의 계면(면과 면 사이의) 본딩*이 동시에 형성되는 것을 말하기 위해 사용된다. 하나는 산화물 면과 면 사이의 본딩이고, 다른 하나는 구리와 구리 사이의 본딩이 동시에 일어난다.

사실 이 기술은 이미 수년 전부터 CIS(CMOS Image Sensor)를 대량 생산하는 데 적용되었던 기술이다. 다만 이 기술이 최근 다시 주목받는 이유는 칩렛(Chiplet)의 개념이 확대되었기 때문이다. 칩렛은 기능별로 분리된 개별 칩을 패키징으로 다시 연결하여 다양한 기능을 하나의 칩으로 구현하는 기술이다.

칩렛이 주목받는 이유는 비용 효율성 측면에서의 장점이다. 하나의 칩에 모든 기능을 구현하려면 칩 크기가 커지고, 이는 웨이퍼 수율 손실로 이어진다. 또한 칩의 일부 영역은 비용이 많이 드는 복잡한 기술 영역이 있는 반면, 저렴한 레거시 기술로 완성할 수 있는 영역이 있는데, 만약 칩이 분리되지 않는다면 아주 작은 면적에만 복잡한 기술을 필요로 하는 경우라도 칩 전체에 해당 기술을 적용해야 해야 하기에 제조 공정이 비싸진다. 하지만 칩렛 기술에서는 칩 기능을 분리할 수 있어 필요한 기술을 선별적으로 적용할 수 있기 때문에 비용 절감이 가능하다.

칩렛 기술의 개념은 10여년 전부터 논의 되었으나 칩을 상호 연결할 수 있는 패키징 기술이 부족하여 활성화되지 않았다. 그러나 최근 C2W(Chip-to-Wafer)의 하이브리드 본딩 기술의 발전으로 칩렛 기술 채택이 가속화되기 시작했다. C2W 하이브리드 본딩은 여러 가지 장점을 가지고 있다.

첫째, 솔더 프리(Solder-Free) 본딩이 가능하여 본딩 레이어의 두께를 줄이고 전기 경로를 짧게 하여 저항을 낮출 수 있다. 이로 인해 마치 단일 칩처럼 성능 저하 없이 고속으로 작동할 수 있다.

둘째, 구리와 구리를 직접 연결함으로써 범프의 간격을 획기적으로 줄일 수 있다. 보통 솔더를 사용할 때, 범프 간격을 10μm(마이크로미터) 이하로 구현하기 어렵지만, 구리-구리 직접 본딩 공정을 적용하는 하이브리드 본딩의 경우에는 범프 간격을 μm이하 수준으로 줄일 수 있어 칩을 설계하는 데 있어 유연성이 높아진다.

셋째, 향후 더욱 중요해질 패키징의 특징 중 하나인 방열 특성이 개선된다. 마지막으로 앞서 언급한 것과 같이 본딩 층의 두께와 범프 간격이 줄어들면서 패키징의 크기를 획기적으로 줄일 수 있다.

그러나 하이브리드 본딩도 해결해야 할 과제가 있다. 견고한 품질을 확보하기 위해서 이물질 제어를 나노미터 단위 수준으로 개선해야 하고, 본딩 레이어의 평탄도를 조절해야 할까도 큰 과제이다. 한편, SK하이닉스는 이러한 하이브리드 본딩 기술을 HBM 제품에 적용해 12단 적층 HBM을 넘어 다음 HBM 제품에 회사의 최첨단 패키징 솔루션을 적용할 계획이다.

하이브리드 본딩으로 패키징 기술을 고도화하는 SK하이닉스

SK하이닉스는 12단 적층 HBM의 다음 제품인 고용량, 고적층 HBM에 하이브리드 본딩을 적용할 계획으로 기술을 개발하고 있다. 지난 2022년에는 HBM2E에 하이브리드 본딩을 적용하여 8단 적층을 구현하고 전기 테스트까지 완료하여 기본적인 신뢰성을 확보한 바 있다. 이는 지금까지 대부분의 하이브리드 본딩이 단층 레이어 본딩, 즉 두 개의 칩을 면대면으로 적층하는 방식으로 이루어진 것과 비교해 상당한 성과였다. SK하이닉스의 HBM2E는 하나의 기본 다이와 8개의 D램 다이를 성공적으로 쌓았고, 이는 2024년 출시 예정인 다음 HBM 제품에서 이 성과를 뛰어넘을 것으로 생각된다.

하이브리드 본딩은 모든 패키징 업계에서 가장 주목받고 있는 기술로 많은 회사가 해당 기술 발전을 주도하기 위해 노력하고 있다. 앞서 언급했듯이, 하이브리드 본딩은 수많은 장점을 가지고 있지만 여전히 갈 길이 멀다. SK하이닉스는 선도적인 HBM 기술을 바탕으로 하이브리드 본딩 외에도 다양한 패키징 기술을 개발하여 패키징 기술과 플랫폼 솔루션을 전례 없는 수준으로 끌어올리며 패키징 기술 리더십을 공고히 할 것이다.

반도체 공정은 웨이퍼를 제조하고 회로를 새기는 전공정, 칩을 패키징하는 후공정으로 나뉜다. 이중 후공정은 반도체 미세화 기술이 한계점에 다다른 현시점에서 중요성이 점점 더 커지고 있다. 특히, 새로운 부가가치를 만들 수 있는 핵심 기술로 주목받고 있다.뉴스룸은 앞으로 총 11화에 걸쳐 <반도체 부가가치를 올리는 패키지와 테스트>라는 책을 근간으로 반도체 후공정 과정에 대해 살펴보고자 한다. 이번 연재가 업계에 입문하려는 학생들에게는 길잡이가 되는 지침서의 역할을, 유관 업무에 종사하는 분들에게는 이해도를 높이는 안내서의 역할을 할 수 있기를 바란다.(필자 주)

자연적, 화학적, 열적 환경으로부터 칩소자를 보호하기 위해서는 ‘반도체 패키지’ 환경 테스트에서 높은 신뢰성이 요구된다. 이는 ‘반도체 패키지’ 재료와 밀접히 관련 있는 부분이다. 또한, 하이스피드(High Speed)에 따라 패키지 내 서브스트레이트(Substrate)의 저유전율*, 저유전손실율* 등 패키지 재료의 전기적 특성의 요구가 높아지는 추세다. 그래서, 전력 반도체나 CPU, GPU 같은 로직 반도체에서뿐만 아니라, 최근에는 메모리 반도체에서도 열 방출 기능과 관련해서 열전도가 좋은 재료에 대한 요구가 이어지고 있다. 이와 같이 ‘반도체 패키지’ 재료는 반도체 산업 동향에 발맞추고 제품의 기능을 개선하기 위해 반드시 이해해야 한다. 따라서 앞으로 두 번에 걸쳐 패키지별 재료의 특성에 대해 알아보려 한다. 이번 시간에는 ‘컨벤셔널 패키지’ 재료에 관해 이야기하겠다.

패키지 공정에서 사용되는 재료는 크게 원재료와 부재료로 구분할 수 있다. 원재료는 패키지를 구성하는 재료로서, 공정 품질 및 제품의 신뢰성에 직접적인 영향을 주는 재료다. 부재료는 패키지 공정 중에 사용된 후 제거되어, 제품 구조에는 포함되지 않는 재료이다.

▲ 그림 1 : 컨벤셔널 패키지 공정별 사용 재료(ⓒ한올출판사)

<그림 1>은 일반적인 컨벤셔널 패키지에서 공정별로 사용하는 패키지 재료를 보여준다. 컨벤셔널 패키지에서 원재료로 사용되는 유기물 복합 재료는 총 6종으로 접착제(Adhesive), 서브스트레이트(Substrate), 에폭시 밀봉재(EMC, Epoxy Molding Compound)가 있고, 그 중 금속 재료는 리드프레임(Leadframe), 와이어(Wire), 솔더 볼(Solder Ball) 등이 있다. 그리고 부재료는 테이프(Tape)류 및 플럭스(Flux)가 있다.

#1. 리드프레임(Leadframe)

리드프레임은 리드프레임 타입 패키지에서 패키지 내부의 칩과 외부의 PCB 기판을 전기적으로 연결하는 역할을 하며, 반도체 칩을 지지해 주는 핵심 재료이다.

리드프레임을 만드는 금속판은 보통 열팽창계수를 Si칩과 유사하게 만든 Alloy 42*나 열전도 및 전기전도도가 우수한 구리를 사용한 합금이 사용된다. 금속판에서 리드프레임을 만드는 방법은 2가지인데, 에칭(Etching) 법과 스탬핑(Stamping) 법이 있다. 에칭법은 리드프레임의 패턴(Pattern)에 따라 포토 레지스트(Photo Resist, PR)를 금속판에 도포하고 에천트(Etchant)*에 노출해 포토 레지스트가 도포되지 않은 부분은 제거하고 리드프레임을 만든다. 주로 미세한 리드프레임 패턴이 필요할 때 에칭 방법을 사용한다. 스탬핑 법은 고속 프레스(Press)에 프로그레시브 금형(Progressive Die)*을 장착하여 리드프레임을 만드는 방법이다.

#2. 서브스트레이트(Substrate)

▲ 그림 2 : 서브스트레이트 패키지 공정 후 단면 구조(ⓒ한올출판사)

서브스트레이트는 리드프레임이 아닌 솔더 볼을 사용하는 BGA(Ball Grid Array) 패키지에서 패키지 내부의 칩과 외부의 PCB 기판을 전기적으로 연결하는 역할을 하며, 반도체 칩을 지지해 주는 핵심 재료다. <그림 2>는 패키지 공정 후에 서브스트레이트의 단면 구조로 아랫면에 솔더 볼이 붙어 있고, 윗면에 와이어가 연결되어 있다. 서브스트레이트의 가운데는 코어(Core)라는 재료로 형성되어 있는데, 코어는 열 안정성이 우수한 BT(Bismaleimide Triazine)* 레진(Resin)이 함침(含浸)*된 유리 섬유(Glass Fabric) 양면에 얇은 구리막인 동박(銅箔, Cu Foil)을 붙인 것이다. 동박에 금속 배선을 만들고, 그 위에 솔더 레지스트를 형성해 금속 패드를 노출하여 보호막 역할을 한다.

◎ 서브스트레이트(Substrate) 제조 공정

서브스트레이트는 패널(Panel) 형태로 제작되며, CCL(Copper Clad Lamination)부터 시작하여 패드 부분을 표면처리하고 최종 검사하는 공정으로 끝난다. 순서는 다음과 같다.

CCL은 BT 레진이 함침된 프리프레그(Prepreg)* 양면에 동박을 붙여 완전 경화한 것이다. CCL에 드릴링으로 구멍을 뚫는데, 절연체로 구성되는 층간의 전기적 연결을 위한 통로를 만드는 것이다. 그 후 서브스트레이트의 절연층 사이에서 전기적 연결의 매체로 사용되는 구리를 사용하여, 드릴링으로 형성한 구멍의 벽면을 도금하거나 구멍 전체를 채워 전기적 연결을 마무리한다. 그리고 동박과 도금으로 형성된 구리(Cu)층이 전기 배선 역할을 할 수 있도록, 에칭(Etching)을 통해 배선을 만든다. 배선 공정이 완료되면 검사 장비로 배선에 발생할 수 있는 불량을 자동 검사하는 AOI(Auto Optical Inspection)*를 진행한다.

서브스트레이트는 금속층인 Cu층을 2층 레이어(Layer)로 적용하면 별도의 적층 공정이 필요 없다. 하지만 3층, 4층 등으로 늘리기 위해서는 적층 공정이 필요하다. 적층을 위해서는 먼저 코어에 형성된 동박(Cu Foil) 표면을 일부러 산화해 표면 거칠기(Surface Roughness)를 강화한다. 이는 적층 시 동박에 붙을 절연막인 프리프레그(Prepreg)와의 접착력을 높이기 위해서다. 프리프레그는 유리섬유에 BT 수지를 함침하여 반경화(半硬化)한 것이다. 프리프레그와 동박을 고온·진공 상태의 코어에서 가열, 가압하여 붙인 뒤 경화(硬化)하면, 절연층과 금속층이 쌓인다. 적층으로 추가된 금속층을 기존의 금속층과 전기적으로 연결하고, 금속 배선을 만들기 위해 ‘드릴링→ Cu 도금→ 금속 배선 형성’ 공정을 반복한다. 솔더 레지스트는 Cu 회로를 보호하고, 전기적 연결을 고려한 선택적 절연막을 형성하는 공정으로 외부의 열과 충격으로부터 서브스트레이트 전체를 보호하는 역할을 한다. 또한, 솔더 볼이 붙는 영역을 제한해, 서브스트레이트에 솔더 볼을 붙이는 리플로우 공정에서 금속과 젖음성(Wettability)*이 좋은 솔더가 금속층 전체로 녹아내리지 않게 한다. 덕분에 패키지에서 솔더 볼의 높이는 균일하게 유지될 수 있다.

솔더 레지스트(SR, Solder Resist)는 액상 타입은 도포하고, 드라이 필름(Dry Film) 타입은 필름 라미네이션 공정으로 붙인다. 패턴을 만들 때는 ‘SR 도포(Printing)→ SR 노광(Exposure) → 현상 → 에칭 → 박리(Stripping)’ 순으로 공정을 진행한다. 솔더 레지스트의 패턴 공정으로 노출된 동박은 와이어를 연결하거나 솔더 볼을 붙일 부분이다. 하지만 표면이 산화되거나 손상되면 패키지 공정에서 불량이 발생하므로 동박 표면의 산화를 방지하거나 패키지에서 칩과 서브스트레이트의 연결을 용이하게 하는 금속 표면 처리(Metal Surface Finish) 공정을 진행해야 한다. 표면 처리까지 완료하면, 패널로 제작된 서브스트레이트를 스트립(Strip) 단위로 자르는 공정을 한 후 최종적으로 검사를 진행한다. 검사에 통과된 제품은 포장하여 패키지 공정을 진행하는 곳에 납품한다.

#3. 접착제(Adhesive)

접착제는 페이스트(Paste) 타입의 액상이나 필름(Film) 타입의 고상 형태다. 주로 열경화성 에폭시 계열 고분자로 이루어졌으며, 리드프레임 또는 서브스트레이트의 면에 칩을 접착하거나, 칩 적층 시 칩과 칩을 접착하는 역할을 한다. 접착제가 패키지의 환경시험에서 높은 신뢰성을 확보하기 위해서는, 높은 접착력과 낮은 흡습률, 적정한 기계적 물성(Tg, CTE, Modulus) 및 낮은 이온 불순물이 필요하다. 또한 공정 품질 확보를 위해서는 고온·고압의 접착 공정 시 재료의 흐름성 및 접착계면의 젖음성이 높아야 하고, 보이드(Void)* 발생을 억제하여 높은 계면접착력을 발휘해야 한다. 이를 위해서는 유변물성인 점도, 요변성(Thixotropy)* 및 경화 특성의 최적화가 요구된다. 그리고 칩과 리드프레임 또는 서브스트레이트 표면에서의 접착력도 높아야 한다.

액상 접착제는 ▲에폭시(Epoxy) 접착제와 ▲실리콘(Silicone) 접착제가 있으며, 고상 접착제는 ▲리드프레임에 사용되었던 LOC(Lead On Chip) 테이프가 있고, ▲같은 크기의 칩을 적층할 때 칩 간의 간격을 띄우기 위해서 사용하는 스페이서(Spacer) 테이프, ▲그리고 서브스트레이트에 칩을 붙일 때나 칩을 적층할 때 사용하는 DAF(Die Attach Film)가 있다. DAF는 웨이퍼 뒷면에 부착되기 때문에 WBL(Wafer Backside Laminate) 필름이라고 부르기도 한다.

#4. 에폭시 몰딩 컴파운드 (Epoxy Molding Compound, EMC)

EMC는 ‘반도체 패키지’ 공정에 사용되는 봉지재(Encapsulant)*로 열에 의해 3차원 연결구조를 형성하는 열경화성 에폭시 고분자 재료와 무기 실리카 재료를 혼합한 복합 재료다. EMC는 칩을 둘러싼 재료이므로 물리적·화학적 외부 환경으로부터 칩을 보호해야 하고, 칩이 동작할 때 발생하는 열을 효과적으로 방출할 수 있어야 한다. 그리고 원하는 패키지 형태가 되도록, EMC도 원하는 형상으로 쉽게 성형할 수 있어야 한다. 그리고 서브스트레이트, 칩 등의 다른 패키지 재료와 계면을 형성하고 있으므로, 그 재료와의 접착성이 좋아야 패키지 환경 신뢰성을 만족할 수 있다.

▲ 표 1 : EMC의 형태(ⓒ한올출판사, Photograph.KCC)

<표 1>은 EMC의 형태와 적용되는 공정 방식을 나타낸 것이다. 태블릿(Tablet) 형태로 만든 EMC는 트랜스퍼(Transfer) 몰딩 방식에 주로 사용되고, 가루(Powder/Granule) 형태의 EMC는 압축(Compression) 몰딩이나 몰딩할 크기가 큰 웨이퍼 몰딩에 주로 사용된다. 성형이 어려운 웨이퍼 몰딩에는 액체 형태의 EMC가 사용되기도 한다. 최근에는 팬아웃 WLCSP나 대면적의 PLP(Panel Level Package)의 경우는 EMC를 필름 형태로 만들어 진공 라미네이션하는 방법을 사용하기도 한다. 그 외, 플립 칩 공정 시에 언더필(Underfill)과 몰딩을 한번에 진행하는 MUF(Molded Underfill)[관련기사 보기]용 EMC도 있다.

#5. 솔더(Solder)

솔더는 낮은 온도에서 녹는 금속으로, 이 특성을 활용해 여러 구조체에서 전기적 연결과 기계적 연결을 함께 하는 재료로 널리 사용된다. ‘반도체 패키지’에서는 패키지와 PCB 기판을, 플립 칩에서는 칩과 서프스트레이트를 전기적·기계적으로 연결하는 역할도 한다. 패키지와 PCB 기판을 연결하는 솔더는 주로 볼(Ball)의 형태인데, 30㎛에서 760㎛까지 크기는 다양하다. 요즘은 전기적 특성을 높이기 위해 패키지와 PCB 기판의 연결 핀(Pin) 수를 늘리는 추세라, 사용하는 솔더 볼도 점점 더 작아지고 있다.

◎ 솔더 볼에 대한 요구사항

솔더 볼은 솔더 합금인 경우 합금 조성이 균일해야 한다. 균일성이 부족할 경우 온도 사이클 시험(TC, Thermal Cycle) 및 낙하(Drop) 충격에 대한 신뢰성이 취약해질 수 있다. 그리고 내산화성도 우수해야 한다. 원자재 혹은 리플로우 공정 중에 산화막이 과도하게 생성되는 경우 볼이 제대로 붙지 않는 논웨트(Non-wet)*로 미싱 볼(Missing Ball) 불량이 발생할 수 있다. 때문에 솔더 볼 공정 중 산화막 제거를 위해 플럭스(Flux)를 사용하며, 리플로우(Reflow) 시 질소(N2) 가스로 불활성 분위기 조성이 필요하다. 그리고 보이드(Void)가 없어야 한다. 보이드가 존재하면 솔더의 양이 부족하여 솔더 접합부에 대한 신뢰성이 떨어지기 때문이다. 그리고 솔더 볼의 크기도 중요하다. 크기가 균일해야 공정 효율이 높아지기 때문이다. 또한, 솔더 볼 표면은 오염이나 덴드라이트(Dendrite)* 성장물이 없어야 한다. 오염과 덴드라이트 성장물은 공정의 불량률을 높이고 솔더 접합부의 신뢰성을 떨어뜨린다.

◎ 솔더 볼의 조성

예전에는 기계적 성질과 전기전도도가 좋은 주석 합금(Pb-Sn)을 많이 썼다. 하지만 납이 인체에 유해한 물질로 환경 규제(RoHS*)를 받으면서 지금은 납 함량이 700ppm 이하인 무연(Lead Free) 솔더를 주로 사용하고 있다.

#6. 테이프(Tape)

테이프는 ▲동종 또는 이종의 고체면과 면을 영구적으로 접착하는 접착용 테이프와 ▲일시적인 점착(접착의 일종)으로 응집력과 탄성을 가져 접착·박리가 가능한 절삭(Dicing) 테이프와 백 그라인딩(Back Grinding) 테이프가 있다. 이때 사용되는 재료를 PSA(Pressure Sensitive Adhesive)라고 한다.

백 그라인딩 테이프는 웨이퍼 백 그라인딩 공정을 진행할 때 웨이퍼 상에 구현된 소자를 보호하기 위해 웨이퍼의 앞면에 붙이는 테이프다. 백 그라인딩 공정이 완료되면 다시 박리해야 하며, 박리 후 점착제 성분이 웨이퍼에 남아 있지 않게 해야 한다.

절삭 테이프는 일명 마운팅(Mounting) 테이프라고도 부르며, 웨이퍼를 원형 틀(Ring-Frame)에 고정하고, 웨이퍼 절삭 공정 진행 시 칩들이 떨어지지 않도록 지지하는 역할을 한다. 웨이퍼 절삭 시에는 접착력이 좋아야 하지만, 절삭 테이프에서 칩을 떼어 서브스트레이트 등에 붙일 때는 잘 떨어져야만 한다. 그래서 절삭 테이프에는 자외선(UV)에 반응하는 PSA가 있어 칩을 떼어내기 전에 자외선을 조사하여 접착력을 약하게 만든 후에, 칩을 떼어낼 때 박리가 쉽게 한다. 기존에는 백 그라인딩 후에 절삭 테이프에 웨이퍼를 붙였지만, 접착제에서 설명한 WBL이 칩의 접착제로 널리 사용되면서 WBL 필름과 절삭 테이프가 함께 있는 테이프에 백 그라인딩된 웨이퍼를 붙인다.

#7. 와이어(Wire)

▲ 그림 3 : 금(Au) 와이어 (ⓒ한올출판사, Photograph.Heraeus)

칩과 서브스트레이트 또는 리드프레임, 칩과 칩을 전기적으로 연결하는 와이어는 주로 순도가 높은 금(Au)을 사용한다. 금이 전성(얇게 퍼지는 성질)과 연성(길게 늘어나는 성질)이 좋아 와이어 연결 공정에 유리하며 내산화성 등이 좋아서 신뢰성이 높고, 전기전도도가 우수하여 전기적 특성까지 좋기 때문이다. 하지만 금은 가격이 비싸므로 제조 비용이 커진다. 때문에 금 와이어(Gold Wire)의 굵기를 가늘게 줄인 것을 적용하기도 하지만, 과하면 와이어가 끊어지기 쉬워 한계가 있다. 그래서 은(Ag) 등의 다른 금속을 넣어서 합금을 만들기도 하고, 금 코팅한 은(Au Coated Ag), 구리(Cu), 팔라늄 코팅한 구리(Pd Coated Cu), 팔라늄합금 코팅한 구리(AuPd Coated Cu) 등을 사용하기도 한다. 가격 경쟁력 때문에 금 와이어 대신 구리 와이어를 적용한 제품이 늘어나고 있는데, 구리 와이어는 금에 비해 전성과 연성은 조금 떨어지지만, 전기전도도가 좋다. 하지만 산화가 잘 되는 특성 때문에 와이어 연결 후뿐만 아니라 공정 중에서 와이어가 산화되는 문제가 있다. 그래서 구리 와이어의 경우에는 금 와이어와 다르게 연결 장비를 밀폐하고, 장비 안은 N2 가스 등으로 채워 구리 와이어가 공기에 노출되어 산화되지 않게 관리하고 있다.

#8. 포장 재료

▲ 그림 4 : 위에서부터 T&R(Tape&Reel)와 Tray(ⓒ한올출판사, Photograph.SK hynix)

패키지 공정 후 패키지 테스트 공정까지 완료되면 고객에게 보낼 반도체 제품을 출하하는데, 이때 T&R(Tape & Reel)이나 트레이(Tray)를 사용한다. T&R은 패키지 크기에 맞춰 제작한 포켓이 있는 테이프에 패키지들을 넣고, 이 테이프를 릴(Reel)로 말아서 포장한 후 출하한다. 트레이는 패키지를 트레이에 넣고, 이 트레이를 적층하여 포장한 후 출하한다.

“모어 댄 무어(More than Moore)”

무어의 법칙*이 한계에 다다르자, 이를 넘어서기 위한 업계의 움직임이 분주하다. 그동안 메모리 업계는 미세화 기술, 그러니까 전기신호가 지나는 길의 폭(선폭)을 줄이고, 데이터 담는 소자를 더욱 옹기종기 모으는 기술로 같은 면적에서 보다 많은 데이터를 저장할 수 있도록 했다. 하지만 선폭을 줄일수록 전자 간 간섭이 늘고, 전류가 누설되며 발열이 심해졌다. 이에 따라 미세화는 갈수록 어려워졌고, 그 속도는 점점 더뎌지고 있다.

* 무어의 법칙 : 반도체 발전 속도에 관한 이론으로, 용량이(트랜지스터 수가) 1~2년마다 2배씩 증가한다는 법칙. 인텔 창립자 고든 무어(Gordon Moore)가 발견해 무어의 법칙으로 불림

이 가운데 업계는 후공정 패키지 기술에서 답을 찾았다. 웨이퍼에 회로를 그리는 전공정이 아닌, 전선을 깔고 포장하는 후공정 패키지[관련기사]에 신기술을 도입, 미세화 한계를 해결하며 성능과 효율 그리고 용량 개선을 꾀하고 있는 것. 특히 SK하이닉스는 D램(DRAM), 낸드플래시(NAND Flash, 이하 낸드) 등 종류가 다른 칩(이하 이종 칩)을 하나로 모으고, D램을 수직으로 쌓아 대역폭을 늘리는 등 어드밴스드 패키지(Advanced Package) 기술로 한계를 뛰어넘고 있다.

앞선 기술력으로 무어의 법칙 그 이상의 가치를 만들어내는 리더, SK하이닉스가 보유한 최첨단 패키지 기술을 뉴스룸에서 소개한다.

무어를 넘어 이종 집적 시대에 대응하라… 첨단 패키지 기술 개발에 ‘박차’

최근 SK하이닉스는 국내외 컨퍼런스를 통해 ‘다음 세대 반도체’에 관해 이해관계자들에게 지속해서 공유하고 있다. 여러 행사에서 많은 발표가 이뤄졌는데 핵심은 이종 집적(Heterogeneous Integration) 즉, 시스템(System) 반도체와 메모리(Memory) 반도체를 불문한 반도체 통합이다.

이 개념은 서로 다른 칩을 최대한 가까운 위치에 모으는 것을 말한다. 연산을 위한 데이터 이동 경로를 최소화해 최상의 성능과 효율을 내는 하나의 칩으로 완성하는 것이다. 궁극적으로 로직(Logic) 칩과 메모리 반도체가 합쳐진 ‘시스템 인 패키지(SiP, System in Package)*’ 형태이고, 미세화는 기본이며 어드밴스드 패키지 기술이 같이 접목되어야 비로소 구현할 수 있다.

* 시스템 인 패키지(SiP, System in Package) : 단일 패키지로 묶인 다수의 집적회로를 뜻하며, 전자 시스템의 모든 기능 또는 대부분의 기능을 수행할 수 있음

SK하이닉스는 향후 40년을 이종 집적 시대로 보고 이에 대응하기 위한 첨단 패키지 기술을 지속해서 개발하고 있다. 아울러 다양한 방법으로 D램과 낸드를 쌓고 모아 고성능 · 고용량의 신제품을 선보이고 있기도 하다. 이를 위한 주요 기술로는 칩렛(Chiplet), MCP, VFO, 어드밴스드(Advanced) MR-MUF 등을 꼽을 수 있다.

Adv. PKG (1) – 칩렛(Chiplet) “여러 개로 쪼개고 다시 모아 저비용 · 고효율 메모리 구현”

우리가 아는 반도체는 여러 기능의 조합으로 구성된다. CPU만 하더라도 연산, 저장, 전력, 데이터 출입구(I/O) 등의 영역이 모여 하나의 칩을 이룬다. 이 모든 영역을 한번에 제작하고 포장한 것이 반도체인 것이다. 쉽게 말해 많은 종류의 과자를 한번에 만들고 하나의 박스에 담은 일종의 종합선물세트 같은 개념이다.

과거에는 이 같은 방식으로 반도체를 만드는 것이 일반적이었다. 하지만 고성능화, 미세화가 계속되며 문제가 생기기 시작했다. 기능이 다른 반도체 소자를 각각 과자 하나로 본다면, 담아야 할 과자(소자)가 많아지면서 선물세트 부피가 자꾸만 커졌다. 과자 수가 많다 보니 내부 배열은 한층 복잡해졌다. 작업 중 부서지는 과자(불량 소자)라도 생기면, 내부가 부스러기로 엉망이 되어 선물세트를 통째로 버려야 하는 일도 종종 발생했다.

‘과자를 따로따로 제작해 포장하고, 각각의 과자 박스를 깔끔하게 이어 붙이면 어떨까?’

업계는 고민 끝에 실마리를 찾았는데, 앞서 언급한 반도체 각 영역을 개별로 제작하는 것이다. 이렇게 탄생한 기술이 바로 칩렛(Chiplet)이다. 칩렛은 하나의 칩을 기능별로 나누어 제작하고 다시 모으는 기술이다. 즉 연산, 저장, 전력, 데이터 출입구 기능 등을 갖춘 칩을 따로 만들어 포장하고, 후공정 패키지 단계에서 합친다는 이야기다. 이때 나눠진 칩 조각을 칩렛으로 부른다. 각각의 조각을 원하는 방식으로 자유롭게 배치하고 조립한다는 점에서 칩렛은 레고 블록에 비유되기도 한다.

다시 선물세트를 떠올려 보자. 모든 과자를 한번에 만들어 포장하지 않고, 따로 만들어 포장한 박스를 합치면 부서진 과자 때문에 선물세트 전체를 버리는 일이 줄어든다. 단품 과자 박스만 갈아 끼우면 그만이다. 이미 만들어 놓은 과자 박스를 가져와 다시 끼울 수도 있다.

이렇게 커다란 선물 박스를 조그마한 개별 박스로 쪼개어 제작하면 하나가 문제가 되어 전체를 버리는 경우가 줄어들기에 같은 비용으로 더 많은 양품을 확보할 수 있다. 또, 모든 과자를 값비싼 기계로 만들 필요도 없다. 반죽해서 굽기만 하는 비스킷은 상대적으로 저렴한 기계로 제작하고, 초콜릿을 덧입히는 등 과정이 복잡한 과자만 값비싼 기계로 제작하면 된다.

칩렛의 장점도 이와 같다. 먼저, 칩을 여러 개로 나누기에 특정 영역의 불량 소자 탓에 칩 전체를 버리는 일이 준다. 개별 칩렛만 갈아 끼우면 되고 만들어 놓은 칩렛을 재활용할 수도 있다. 칩렛은 작은 다이(Die)* 여러 개로 제작되기에 웨이퍼당 더 많은 다이를 만들 수 있어 수율도 높다.

또한, 차별화된 공정을 적용할 수 있다. 핵심 칩렛은 10㎚(나노미터) 공정, 이외는 20㎚ 공정으로 제작하는 식이다. 값비싼 공정을 일괄 적용할 필요가 없어, 개발 효율 향상은 물론 비용 절감 효과도 있다. 아울러 고성능을 요하는 칩렛에 자원을 집중하는 등 개발 환경을 유연하게 꾸릴 수도 있다. 이렇게 칩렛이 개발되며 업계는 적은 비용, 높은 효율로 반도체를 생산할 수 있게 됐다.

* 다이(Die) : 웨이퍼에서 잘라내기 전 상태의 칩 하나하나를 다이(Die)로 칭함

칩렛은 기능이 다른 소자(a-1/a-2)를 결합하는 것이 기본 개념이다. 기능별로 분리된 칩을 기판(Substrate)에 올려 이어 붙이는데, 이때는 2D, 2.5D, 3D 등의 구조를 고려할 수 있다. 2D는 서로 다른 칩을 수평으로 나란히 붙이는 구조, 3D는 서로 다른 기능을 하는 칩을 수직으로 쌓는 구조다. 2.5D는 2D 구조의 칩렛과 기판 사이에 RDL 인터포저(RDL Interposer)*를 끼워 넣는 방식이다. 실리콘 소재의 이 회로판은 기판보다 얇고 데이터 출입 단자의 밀도가 높다. 데이터 다니는 길이 촘촘하게 배치되어 있다는 의미다.

자전거 도로를 떠올리면 쉽다. 인도를 기판으로, 자전거 도로를 RDL 인터포저로, 사람을 데이터로 봤을 때, 이 자전거 도로는 인도 옆에 붙어 사람(자전거 탄 사람)을 더욱 빠르게 이동시켜 주는 것이다. 이처럼 RDL 인터포저는 더욱 빠른 데이터 속도를 구현할 수 있다. 구조는 2D이지만, 2.5D로 정의하는 이유다.

* RDL(Re-Distribution Layer, 재배선) 인터포저 : 크기가 작은 반도체 회로와 크기가 큰 기판 회로를 전기적으로 연결하기 위해 중간에 새 회로를 구성하는 것을 의미

한편, SK하이닉스는 CXL* 메모리 제품[관련기사] 컨트롤러(Controller)에 칩렛을 개발하고 있다. 기능별로 분리된 컨트롤러 칩렛은 각각 통신하고자 하는 대상과 2.5D로 최단 거리에 배치되어 통신 속도를 향상시키고, 고용량 메모리로 확장하는 데 기여할 것으로 기대된다. 앞으로도 SK하이닉스는 빅데이터와 AI 시대를 선제적으로 대응하는 CXL 메모리를 개발하여 고성능 컴퓨팅 시스템의 미래를 선도할 예정이다.

* CXL(Compute Express Link) : 고성능 컴퓨팅 시스템을 효율적으로 구축하기 위한 PCIe 기반 차세대 인터커넥트 프로토콜. 메모리, GPU, AI 가속기 등 다양한 솔루션을 보다 효율적으로 통합하여 활용할 수 있게 해줌

Adv. PKG (2) – MCP “둘 이상을 하나로 모아 고부가가치 메모리 구현”

MCP는 멀티 칩 패키지(Multi-Chip Package)로, 두 개 이상의 메모리를 하나로 구성하는 기술이다.

칩렛과 혼동할 수 있으나 결이 다르다. MCP는 여러 개의 칩을 적층해 하나로 패키징하는 것이다. 특히 메모리 부분에 특화된 기술이다. 예컨대 낸드(a)와 D램(b)을 결합하는 것이 MCP다.

조금 더 쉽게 이해하기 위해 소시지와 떡을 하나씩 꽂아 만든 휴게소 음식을 떠올려 보자. 이 음식은 ‘떡’과 ‘소시지’라는 식재료 두 개를 쌓아서 만든다. MCP 역시 낸드(a)와 D램(b)처럼 완전히 다른 성질의 얇은 칩(a/b)을 모으고 쌓아서 제작한다. 과거에는 동종 칩을 여러 장 쌓아 구현하는 제품도 MCP 영역에 포함했으나, 현재는 여러 개의 칩을 합친다는 의미로 많이 쓰인다.

여러 개의 칩을 모아 쌓는 이유는 전력 소모량과 칩 크기를 모두 최소화하면서 고용량을 구현하기 위함이다. 다시 말해, 효율 향상 및 모바일 최적화다. 꼬치 간식을 떡 따로, 소시지 따로 먹는다고 생각해 보자. 식탁 위에 떡과 소시지 접시가 따로 놓이며 불필요한 공간을 많이 차지하게 된다. 하나씩 번갈아 먹어야 하기에 번거롭기까지 하다. 반면 꼬치로 모으면 공간을 적게 차지하며, 먹기에도 효율적이다.

MCP도 마찬가지다. MCP는 국제반도체표준화회의(JEDEC)가 규정한 두께 규격 1.4㎜ 이하로 제작된다. 특히 국제반도체표준화회의는 고객 및 시장 동향에 따라 축소된 패키지 두께 규격을 요구하고 있다. 이처럼 MCP는 작은 크기, 얕은 두께 안에 여러 개의 칩이 포함돼 패키지를 소형화하는 데 유용하기에 각 칩이 차지하는 공간이 줄어든다. 기기에 부착하는 과정도 단순화한다. 기기 메인 기판에 낸드 따로, D램 따로 장착하는 방식과 비교해 기기 제조 과정이 단순해진다는 이야기다. 여러 칩을 한 번에 구동해 전력 효율도 좋다. 이런 이유로 MCP는 소형 칩을 선호하는 모바일 분야에서 주로 쓰인다.

MCP의 조합 방식은 다양하다. 낸드와 D램을 예로 들자면, 하나의 기판(Substrate) 위에 낸드와 D램을 따로 쌓는 케이스(수직 개별 적층), D램 위에 낸드를 얹어 쌓는 케이스(수직 혼합 적층) 등 여러 가지가 있다. 각 칩은 얇은 접착용 필름*을 이용해 붙이고, 금 · 구리 · 알루미늄 등으로 이루어진 선(와이어)으로 기판에 연결한다. 이후 보호재*로 감싸 최종 완성한다.

* 얇은 접착용 필름 : 칩을 보호하고 반도체를 기판에 접착하는 필름 형태의 접착제로 DAF(Die Attach Film)를 말함

* 보호재 : 칩을 밀봉해 열·습기·충격으로부터 보호하는 역할, 에폭시 밀봉재(EMC, Epoxy Molding Compound)가 주로 쓰임

SK하이닉스는 이와 같은 MCP를 지난 2001년부터 시작해 20년 이상 생산하고 있다. 2007년 세계 최초 24단 낸드 MCP를 선보이는 등[관련기사] 정교한 공정으로 50㎛(마이크로미터) 이하의 칩을 제어하고, 적층해 경쟁력 있는 MCP 제품을 내놓고 있다. 회사는 고집적도 제품의 글로벌 모바일 수요가 지속적으로 증가함에 따라 제품 개발을 지속해 수익성을 높여간다는 계획이다.

Adv. PKG (3) – VFO “요즘 대세 팬아웃 WLP를 D램 쌓기에 접목”

VFO(Vertical wire Fan Out), 직선은 곡선보다 짧고 빠르다. 칩과 회로를 연결하는 전선 즉, 와이어(Wire) 이야기다. VFO는 기존 곡선 와이어 본딩(Wire bonding)을 수직으로 연결하여 공간을 최소화하고 전력 소모를 줄이는 기술인데, 칩 면적 바깥에 와이어를 연결하여 패키지 크기에 부담을 주던 팬아웃(Fan Out) 기술에 혁신을 가져왔다.

여기서 팬아웃 WLP(Fan Out Wafer Level Package)는 기판(Substrate) 없이 칩 바깥 영역에 바로 데이터 출입(I/O) 단자를 붙여 반도체를 만드는 후공정 패키지 기술을 말한다. 이 팬아웃 WLP 제품은 기판이 없는 만큼 두께가 얇다. 반도체와 메인 기판 사이 배선 길이가 감소하여 향상된 전기적 특성을 갖췄고 열효율도 높다. 또한, 더 많은 데이터 출입구를 배치할 수 있어 고성능 제품을 구현하는 데도 적합하다.

그런데 우수한 특성에도 불구하고 그동안 팬아웃 WLP 기술을 메모리에 활용하는 데는 한계가 있었다. 칩을 쌓고 양옆에 곡선의 와이어를 붙여 기판에 연결하는 구조는 메모리에 팬아웃 WLP 기술을 적용하기엔 적합하지 않았기 때문.

이 한계를 극복한 것이 SK하이닉스가 세계 최초로 개발한 VFO다. SK하이닉스는 수직의 버티컬 와이어(Vertical Wire)를 활용, D램을 적층하면서 최적의 팬아웃 WLP를 구현했다. 여기에 수직 와이어가 주는 장점까지 더했다. 전기 신호가 지나는 선을 긴 곡선에서 짧은 직선으로 바꾸어 전력 효율을 더욱 높인 것이다. 산비탈을 타고 빙빙 돌아서 가야 하는 길에 수직의 터널을 뚫어 더 적은 힘과 시간을 들여 목적지에 도착할 수 있게 했다고 보면 된다.

이러한 장점 덕분에 VFO는 지난 IEEE 2023에서 발표되며, 모바일 기기 트렌드에 부합하는 메모리 기술로 주목받기도 했다[관련기사].

최근 SK하이닉스는 VFO 기술 개발을 마치고 검증을 진행했는데, LPDDR 제품에서 기존 와이어 제품 대비 유의미한 성과를 거뒀다. 기다란 곡선 와이어에서 짧은 수직 와이어로 교체하며 와이어 길이가 4.6배 줄었고, 전력 효율은 4.9% 개선됐다. 방열 성능도 1.4% 향상된 결과를 보였다. 눈에 띄는 부분은 패키지 두께다. SK하이닉스는 무려 27%에 달하는 패키지 다이어트에 성공했다.

최근 업계는 스마트폰 고사양화에 발맞추고, 스마트폰 내 배터리 용량 확보를 위해 부품 크기를 줄이고자 팬아웃 WLP 도입을 가속하고 있다. SK하이닉스는 VFO를 통해 모바일에 더욱 최적화한 메모리를 개발, 고객의 요구사항을 만족시키며 글로벌 시장을 선도할 수 있게 됐다.

Adv. PKG (4) – 어드밴스드 MR-MUF “안정적 · 효율적 12단 HBM3 완성”

어드밴스드 MR-MUF를 이해하려면 MR-MUF(Mass Reflow-Molded UnderFill)부터 알아야 한다. MR-MUF는 다수의 칩을 적층할 때 한번에 포장하는 기술이다.

HBM은 TSV*로 1,024개의 통로(데이터 출입구(I/O))를 낸 D램 칩 여러 개를 쌓아서 데이터 다니는 길, 즉 대역폭을 넓힌 메모리다. 여기서 적층된 칩을 수직으로 관통하는 1,024개 통로는 와이어 없이 연결하고 칩은 보호재로 감싸는데, 이때 쓰는 기술이 MR-MUF다[관련기사].

* TSV(Through Silicon Via) : D램 칩에 수천 개의 미세 구멍을 뚫어 상하층 칩의 구멍을 수직 관통하는 전극으로 연결하는 기술. SK하이닉스는 TSV 기술을 활용해 최대 819GB/s(초당 819기가바이트) 데이터 처리 속도를 가진 HBM3를 개발함

MR-MUF 기술은 수직 적층된 칩을 효율적으로 연결하는 데 강점이 있다. 제조 과정에서 생산성을 끌어올리면서 제품 신뢰도를 높이는 혁신적인 공정 기술인 것이다.

먼저 매스 리플로우(MR, Mass Reflow)에서는 수직 적층된 칩과 회로를 연결하는데, 각 칩의 통로 아래에는 가교 역할을 하는 마이크로 범프(Micro Bump, 이하 범프)가 붙는다. 이 범프의 납 소재가 녹으면서 위아래 칩의 통로가 연결되는 것이다. 이때 모든 범프를 한번에 녹여 칩을 잇는데, 이를 리플로우(Reflow)라고 한다. 대량의 범프를 녹인다는 의미에서 앞에 매스(Mass)가 붙는다.

몰디드 언더필(MUF, Molded UnderFill)은 칩을 보호하기 위해 칩 사이와 칩 주변 등 외부에 보호재를 씌우는 공정 기술이다. 보호재로 칩 사이를 채우는 작업을 언더필(UnderFill), 칩을 감싸는 작업을 몰딩(Molding)이라 부르며, 이 과정을 동시에 진행하는 것을 말한다.

MR-MUF를 이해했다면 왜 어드밴스드(Advanced)가 붙는지 살펴볼 차례다. 어드밴스드 MR-MUF는 기존의 단점을 보완한 기술이다. MR-MUF에선 리플로우가 고열로 진행되다 보니, 칩이 휘어지는 현상(Warpage)이 발생했다(이 문제로 기존에는 MR-MUF 공정을 적용하는 데 어려움이 있었다).

SK하이닉스는 MR-MUF의 장점 때문에 이 기술을 고수했는데, 문제는 12단 HBM3를 개발하면서 불거졌다. 칩 두께가 기존 대비 40% 더 얇아지면서, 휘어짐을 극복할 신기술 개발이 필요해진 것. 이에 SK하이닉스는 업계 최초로 ‘칩 제어 기술’을 도입하고, ‘신규 보호재’로 열 방출까지 개선해 냈다. 이 두 가지가 더해져 탄생한 기술이 어드밴스드 MR-MUF다.

칩 제어 기술은 칩 하나를 쌓을 때마다 순간적으로 높은 열을 가하는 식으로 구현한다. 이때 상단 칩 아래에 붙은 범프가 하단 칩 위에 있는 얇은 패드에 가접합된다. 패드는 칩을 단단하게 잡아 휘어짐을 예방한다. 이 과정은 칩을 쌓을 때마다 반복한다. 작업이 끝나면 MR-MUF로 최종 접합하고 포장하는데, 포장 시에는 방열 효과가 더욱 뛰어난 신규 보호재를 쓴다.

SK하이닉스가 신규 공법까지 개발하며 MR-MUF를 고수한 이유는 이 기술이 가진 안정성과 효율성 때문이다. 오븐에 수많은 호떡을 차곡차곡 쌓고, 일정한 열로 굽는다고 생각해 보자. 열이 고르게 퍼져 알맞게 구워진 호떡 수십 개를 한 번에 만들 수 있다. MR-MUF는 바로 이 오븐과 방법이 유사하다. 오븐에 굽듯 열을 고르게 가하고 모든 칩을 한번에 접착하기에 안정적이고 효율적이다. 칩 사이에 보호재를 채우고 포장 작업을 동시에 진행하여 더욱 효율성이 높다.

실제로 SK하이닉스는 이 기술로 기존 대비 생산성을 3배 개선한 효과를 봤다. 얇은 칩을 12단으로 쌓아 HBM3를 구현한 것과 열 방출을 36% 개선한 것도 이 기술 덕분이다. 이렇게 SK하이닉스는 최첨단 패키지 기술로 현존 최대 용량, 고성능 24GB 12단 HBM3를 개발[관련기사]하면서 두께는 16GB 8단 제품과 동일하게 유지하는 혁신을 이뤘다.

한편, SK하이닉스는 향후 본딩 기술을 고도화해 HBM에 적용할 예정이다. 적용 중인 범프 없이 칩과 칩을 접착하고, 데이터 통로를 곧바로 연결하는 ‘하이브리드 본딩(Hybrid bonding)’을 통해 신제품을 개발, HBM 시장 리더십을 지속해서 유지해 나간다는 목표다.

이번 Pathfinder에서는 웨이퍼의 공정 미세화 한계를 혁신적으로 해결하며 솔루션을 찾아가는 SK하이닉스의 첨단 패키지 기술을 알아봤다. SK하이닉스는 칩렛, MCP, VFO, 어드밴스드 MR-MUF 등 첨단 패키지 기술로 한 발짝 다가온 반도체 융합(Convergence) 시대를 맞이하고 HBM, PIM, CXL 등 융합 시대의 걸맞은 제품을 선제적으로 개발하며 시장 우위를 선점해 나가고자 한다.

아울러 회사는 머지않아 도래할 이종 집적(Heterogeneous Integration) 시대에 대응할 수 있도록 어드밴스드 패키지 기술을 더욱 고도화해 나갈 계획이다.

지난번 웨이퍼 레벨 패키지의 기본 공정 소개에 이어 이번에는 웨이퍼 레벨 패키지의 종류별 공정 순서에 대해 이야기할 차례다. ▲팬인(Fan in) WLCSP(Wafer Level Chip Scale Package), ▲팬아웃(Fan out) WLCSP ▲RDL(ReDistribution Layer) 패키지, ▲플립 칩(Flip Chip) 패키지, ▲TSV 패키지의 공정 순서를 설명한 뒤, 포토/스퍼터링/전해도금/습식공정 외에 각 패키지에서 추가로 사용되는 웨이퍼 레벨 공정을 이어서 설명하려 한다.

#1. 팬인(Fan in) WLCSP(Wafer Level Chip Scale Package) 공정

팬인 WLCSP는 웨이퍼 테스트가 끝난 웨이퍼가 패키지 라인에 입고되면, 먼저 스퍼터링(Sputtering) 공정으로 금속 박막층을 만든다. 그리고 그 위에 포토 레지스트(Photo Resist)를 두껍게 도포하는데(Thick PR Coating), 패키지용 금속 배선 형성을 위해서는 그 배선 두께보다 포토 레지스트가 두꺼워야 하기 때문이다. 포토 레지스트는 포토 공정으로 패턴을 만들고, 패턴이 되어 열린 부분에 전해도금으로 구리(Cu)를 도금하여 금속 배선을 형성한다(Cu Electro-plating). 배선이 형성되면 포토 레지스트를 벗겨주고(TPR Strip), 필요 없는 부분의 금속 박막층을 화학적 에칭으로 제거한다(Thin Film Etch). 그리고 이 위에 절연층(Dielectric Layer)을 형성한다. 절연층은 다시 솔더 볼이 올라갈 부분만 포토 공정으로 제거하는데, 이때 절연층은 SR(Solder Resist)이라고도 부른다. 절연층은 WLCSP의 최종 보호막(Passivation Layer)이자 솔더 볼이 붙는 영역을 제한하는 역할을 한다. 만약 이 절연층이 없으면 솔더 볼을 붙이고, 리플로우할 때 솔더 볼이 금속층 위로 계속 녹아내려 볼 형태를 유지할 수 없을 것이다.
절연층이 포토 공정으로 패턴화되면 그 위에 솔더 볼을 붙이는 솔더 볼 마운팅 공정을 진행한다. 솔더 볼 마운팅이 끝나면 패키지 공정이 완료되므로, 웨이퍼 절단을 통해서 팬인 WLCSP 단품으로 만든다.

◎ 솔더 볼 마운팅(Solder Ball Mounting) 공정

▲ 그림 1 : 웨이퍼 레벨 리플로우 장비(ⓒ한올출판사, photograph.PSK)

솔더 볼 마운팅 공정은 WLCSP 위에 패키지용 솔더 볼을 붙이는 공정이다. 이는 컨벤셔널 패키지에서 서브스트레이트 위에 솔더 볼을 붙이는 공정과도 유사한데, 웨이퍼 위에 솔더 볼을 올린다는 차이점이 있다. 이 때문에 플럭스 도포, 솔더 볼 마운팅, 리플로우 과정은 똑같지만, 플럭스 도포와 솔더 볼 마운팅 시 사용하는 스텐실이 웨이퍼와 같은 크기다. 또한, 리플로우 장비도 컨베이어로 이송하는 대류(Convection) 리플로우 방식이 아닌 <그림 1>과 같은 핫 플레이트(Hot Plate) 기반의 웨이퍼 리플로우 장비를 사용한다. 웨이퍼 레벨의 리플로우 장비는 스테이지별로 이동하는 웨이퍼에 각각 다른 온도를 인가한다. 이를 통해 웨이퍼는 리플로우를 위한 온도 프로파일을 가지며 공정이 진행된다.

#2. 플립 칩 범프(Flip Chip Bump) 공정

플립 칩 패키지에서 범프를 형성하는 공정은 웨이퍼 레벨 공정으로 진행하지만, 후속 공정은 다음과 같이 컨벤셔널 패키지 공정으로 진행한다.

▲ 그림 2 : 플립 칩 범프(Flip Chip Bump) 형성 공정 순서

그리고 포토 레지스트를 도포하여 패턴화하는데, 형성할 범프의 높이 때문에 웨이퍼 레벨 패키지에서 가장 두껍게 도포할 수 있는 쪽에 속하는 포토 레지스트를 사용한다. 그리고 전해도금으로 솔더 범프를 만드는데, CPB(Copper Post Bump/Copper Pillar Bump)*의 경우에는 Cu를 도금한 뒤 다시 솔더를 도금한다. 솔더는 보통 무연 솔더인 Sn-Ag 합금을 사용한다. 도금을 완료하면 PR을 벗겨주고, 스퍼터링으로 형성한 UBM(Under Bump Metallurgy)* 박막을 금속 에칭으로 제거한다. 이후에 웨이퍼 레벨 리플로우 장비를 사용해 범프를 구형으로 만든다. 이처럼 솔더 범프 리플로우 작업이 필요한 이유는 범프 간 높이 차이를 최소화하고, 솔더 범프의 거칠기를 줄이며, 솔더의 산화물을 제거하여 플립 칩 본딩 공정 시의 접합성을 높이기 위해서다.

#3. 재배선(RDL, Redistribution Layer) 공정

▲ 그림 3 : 재배선(RDL, Redistribution Layer) 형성 공정 순서

재배선(RDL, Redistribution Layer) 공정은 칩 적층 등을 목적으로 사용되는데, 웨이퍼에 형성된 패드에 재배선용 금속층을 다시 만들어 새로운 패드를 형성하는 공정이다. 그래서 재배선 후의 패키지 공정은 그림 3과 같이 컨벤셔널 패키지 공정을 따른다. 이때, 칩을 적층할 경우에는 ‘다이 어태치→ 와이어 본딩’을 적층해야 하는 칩의 수만큼 반복한다.

RDL 공정은 웨이퍼 테스트가 끝난 웨이퍼가 패키지 라인에 입고되면 시작이다. 먼저, 스퍼터링공정으로 금속 박막층을 만든다. 그리고 그 위에 두꺼운 포토 레지스트를 도포한다. 그리고 포토 공정으로 패턴을 만들고, 패턴으로 열린 부분에 전해도금으로 금(Au)을 도금하여 금속 배선을 형성한다. 재배선 자체가 패드를 다시 만드는 공정이므로 와이어 본딩 시 접합성이 우수해야 한다. 때문에 와이어 본딩 재료인 Au와 같은 재료를 도금하는 것이다.

#4. 팬아웃(Fan out) WLCSP(Wafer Level Chip Scale Package) 공정

팬아웃 WLCSP를 만드는 공정은 먼저 웨이퍼 모양의 캐리어에 테이프를 붙이고, 그 위에 웨이퍼다이싱 공정이 완료된 칩 중에서 테스트에서 양품으로 판정 받은 칩들을 일정한 간격으로 붙이면서 시작된다. 그 다음에 웨이퍼 몰딩으로 칩과 칩 사이의 공간을 메워 새로운 웨이퍼 형태를 만든다. 웨이퍼 몰딩이 끝나면 캐리어와 테이프를 떼어낸다. 그리고 몰딩으로 형성된 새로운 웨이퍼에 웨이퍼 장비들을 이용해서 금속 배선을 만들고, 패키지용 솔더 볼을 붙인다. 마지막으로 패키지 단품으로 잘라주면 전체 공정이 완료된다.

◎ 웨이퍼 몰딩(Wafer Molding)

팬아웃 WLCSP를 만들기 위해서는 반드시 웨이퍼 몰딩을 해야 한다. 웨이퍼 몰딩 공정은 몰딩을 위한 성형틀에 웨이퍼(팬아웃 WLCSP의 경우엔 칩들이 붙여진 웨이퍼 형태의 캐리어)를 놓고 액상이나 가루(Powder) 또는 그래뉼(Granule) 타입의 에폭시 밀봉재(EMC)*를 몰드할 곳에 넣은 다음 압착(Compression)하고 열을 주어서 몰딩을 하는 공정이다. 웨이퍼 몰딩은 팬아웃 WLCSP뿐만 아니라 뒤에 설명할 TSV를 이용한 KGSD(Known Good Stacked Die)를 위한 필수 공정이기도 하다.

#5. 실리콘 관통 전극 TSV 패키지 공정

비아 미들(Via Middle)*로 만들어지는 TSV 패키지의 전체 공정 순서는 <그림 4>와 같다. 먼저, 웨이퍼 공정에서 비아를 형성하고 패키지 쪽에 와서 웨이퍼 앞면에 솔더 범프를 만든 후 캐리어 웨이퍼를 붙여서 백 그라인딩하고 웨이퍼 뒷면에 범프를 형성한 후 칩 단위로 잘라서 적층하는 순으로 공정을 진행한다.

웨이퍼 공정에서 TSV 비아를 비아 미들 타입으로 형성하는 공정을 개략적으로 보면, 먼저 웨이퍼에 CMOS 등의 트랜지스터를 형성한다(FEOL, Front End of Line). 그리고 TSV를 형성할 위치에 HM(Hard Mask)*을 이용하여 패턴을 만든다. 그다음은 실리콘(Si)를 에칭하는데, HM이 없는 부분을 드라이 에칭 공정으로 없애고 깊은 트렌치(Trench)를 만든다. 여기에 산화물(Oxide) 등의 절연막을 CVD(Chemical Vaporized Deposition, 화학 증착) 공정으로 형성한다. 이 절연막은 트렌치를 채울 Cu 같은 금속이 Si와 절연되게 함으로써, Cu로 인해 Si 오염을 방지한다. 절연막 위에는 금속 박막층(Seed/Barrier)을 만든다. 이 금속 박막층을 이용하여 Cu 등의 금속을 전해도금한다. 전해도금이 완료되면 CMP(Chemical-Mechanical Polishing) 공정으로 평탄화하며 동시에 웨이퍼 윗면에 있는 Cu를 모두 제거해 트렌치에만 Cu가 채워질 수 있게 한다. 이후에 후속 배선 공정(BEOL, Back End of Line)을 진행하여 웨이퍼 공정을 완료한다.

▲ 그림 4 : TSV 패키지 공정 순서(ⓒ한올출판사)

TSV를 이용한 칩 적층 패키지를 만들 때 크게 두 종류의 패키지를 만들 수 있다. 첫 번째는 3D 칩 적층으로 서브스트레이트를 이용한 패키지를 만드는 것이고, 두 번째는 KGSD(Known Good Stack Die)* 형태를 만들고 그것을 다시 2.5D 패키지나 3D 패키지로 만드는 것이다. 여기에서는 KGSD를 만드는 공정과 KGSD를 이용해 2.5D 패키지를 만드는 공정을 설명하겠다.

KGSD는 TSV로 칩 적층된 패키지로 이것을 이용해서 2.5D나 3D 패키지, 팬아웃 WLCSP 등의 추가적인 패키지 공정을 진행한다. KGSD의 대표적인 제품이 HBM(High Bandwidth Memory)이다. KGSD는 추가적인 패키지 공정을 진행해야 하므로 KGSD에 형성된 연결 핀(Pin)이 일반적인 솔더 볼이 아니라 미세 솔더 범프라는 특징이 있다. 이 때문에 칩들이 적층되어지는 곳이 3DS 패키지의 경우엔 서브스트레이트이지만, KGSD의 경우엔 웨이퍼이며 이 웨이퍼가 KGSD에서 가장 아랫부분의 칩(Bottom Chip)이 된다. HBM의 경우엔 이 것을 베이스 칩 또는 베이스 웨이퍼라고 부르고, 그 위에 적층되는 칩을 코어 칩이라고 부른다.

공정 순서를 설명하면, 베이스 웨이퍼와 코어 웨이퍼 모두 웨이퍼 앞면에 플립 칩 범프 형성 공정으로 범프를 만든다. 베이스 웨이퍼는 2.5D 패키지에서 인터포저에 붙일 수 있는 범프 배열을 가져야 한다. 반면에 코어 웨이퍼는 웨이퍼 앞면에 칩 적층을 위한 배열로 범프를 형성한다. 웨이퍼 앞면에 범프를 형성한 뒤에는 웨이퍼를 얇게 만들고 뒷면에도 범프를 만들어야 한다. 그런데 웨이퍼를 얇게 만들면 컨벤셔널 패키지 공정의 백 그라인딩 공정에서 설명한 것처럼 웨이퍼에 휨(Warpage)이 발생한다. 컨벤셔널 패키지의 경우엔 백 그라인딩 후에 웨이퍼를 원형틀(Ring Frame)에 테이프로 붙여야 휘어지지 않고 후속 공정을 진행할 수 있지만, 웨이퍼 뒷면에 범프를 만들어야 하는 TSV 패키지 공정에서는 불가능한 방법이다. 그래서 개발된 공정이 WSS(Wafer Support System) 공정이다. 캐리어 웨이퍼에 범프가 형성된 웨이퍼 앞면을 가접착용 접착제(Temporary Adhesive)로 붙이고, 뒷면을 그라인딩하여 웨이퍼를 얇게 만든다(Wafer Thinning). 캐리어 웨이퍼에 붙어있기 때문에, 얇아진 웨이퍼는 휘어지지 않는다.

또한, 캐리어 웨이퍼도 웨이퍼 형태이므로 그 상태로 웨이퍼 장비에서 공정이 가능하다. 이 구조를 이용하여 얇아진 웨이퍼 뒷면에 범프를 만든다. 코어 웨이퍼는 웨이퍼 앞뒤에 범프가 형성되었으면 캐리어를 떼어내고(Carrier Debonding) 컨벤셔널 패키지 공정처럼 원형틀에 테이프로 붙여주고, 웨이퍼 절단(Sawing/Dicing)을 한다. 베이스 웨이퍼는 계속 캐리어 웨이퍼에 붙인 상태로 코어 웨이퍼에서 절단한 칩을 떼어내고, 베이스 웨이퍼 위에 칩 적층을 한다. 적층이 완료되면 베이스 웨이퍼에 웨이퍼 몰딩을 하고, 캐리어 웨이퍼를 떼어낸다. 이렇게 되면 베이스 웨이퍼는 코어 칩들이 적층되어서 몰딩된 웨이퍼가 된다. 이 웨이퍼를 2.5D 패키지를 만들 수 있는 타깃 두께로 그라인딩해 주고, 칩 단위로 절단하면 KGSD가 완성된다. 이렇게 KGSD로 완성된 HBM을 포장(Packing)하여 2.5D 패키지를 만들 고객에 보내준다.

HBM과 로직 칩으로 SiP를 만드는 2.5D 패키지는 패키지 공정 순서에 따라 CoWoS(Chip on Wafer on Substrate)과 CoCoS(Chip on Chip on Substrate)로 구분할 수 있다.

CoWoS는 대만에 있는 파운드리 회사인 TSMC에서 개발하고 특허권을 갖고 있는 공정으로 인터포저(Interposer) 웨이퍼 위에 로직 칩과 HBM을 각각 붙이고, 웨이퍼 몰딩을 한 후 이 몰딩된 웨이퍼를 캐리어 웨이퍼와 본딩한다. 그리고 인터포저의 뒷면을 그라인딩하여 얇게 만들고, 서브스트레이트에 붙일 수 있는 솔더 범프를 형성한다. 캐리어 웨이퍼를 떼내고, 몰딩된 인터포저 웨이퍼를 단품 단위로 잘라서 서브스트레이트에 붙이고, 후속 패키지 공정을 진행한다. 마지막으로 열특성을 강화할 방열판(Heat Spreader)*을 부착하면 2.5D 패키지가 완성된다. CoCoS는 대부분의 OSAT(Out Sourced Assembly & Test) 회사에서 진행하고 있는 2.5D 패키지 공정이다. 앞면과 뒷면 모두에 범프가 형성된 인터포저를 칩 단위로 잘라서 서브스트레이트에 붙이고, 그 위에 HBM과 로직 칩을 각각 붙인다. 그리고 CoWoS처럼 후속 패키지 공정 및 방열판 부착을 완료한다.

◎ WSS(Wafer Supporting System) 공정

WSS는 백 그라인딩 전에 캐리어 웨이퍼를 붙인 후 백 그라인딩 공정을 진행하여 얇아진 웨이퍼를 백 그라인딩 된 면에 추가 공정이 가능할 수 있게 핸들링하는 시스템을 의미한다. TSV 패키지를 위한 웨이퍼에 캐리어를 붙이는 캐리어 본딩(Carrier Bonding) 공정과 웨이퍼 뒷면에 범프 형성 등의 공정을 완료한 후에 다시 캐리어를 떼어내는 캐리어 디본딩(Carrier Debonding) 공정이 WSS를 위한 공정이다. <그림 5>는 WSS를 위한 공정 순서를 나타낸 것으로 캐리어 본딩은 가접착용 접착제를 웨이퍼에 도포한 뒤 캐리어에 붙이는 공정이다. 캐리어 디본딩은 뒷면의 공정이 완료된 후 캐리어를 떼어내고, 웨이퍼에 접착제 성분이 남아 있지 않도록 세정하는 공정으로 이루어진다.

▲ 그림 5 : WSS 공정 순서(ⓒ한올출판사)

캐리어 본딩 공정에서 고려할 점은 캐리어 본딩으로 붙은 웨이퍼들의 전체 두께가 균일해야 하고, 접합부에 보이드(Void)가 없어야 하며, 두 웨이퍼 간의 정렬이 잘 되어 있어야 하고, 웨이퍼 가장자리에 접착제로 인한 오염이 없어야 하며, 웨이퍼의 휨이 적게 공정이 진행되어야 한다는 것이다. 그리고 디본딩 공정에서 고려할 점은 캐리어를 떼어낸 웨이퍼에 칩핑(Chipping)*같은 깨짐·균열이 없어야 하고, 접착제 잔여물(Residue)도 남지 않아야 하며 웨이퍼의 범프 변형(Deformation)이 생기지 않도록 공정이 진행되어야 한다는 것이다.

WSS에서 상대적으로 난이도가 높고 중요한 공정은 디본딩이다. 그래서 다양한 디본딩 방법이 제안되고 개발되었으며, 각 방법에 맞는 가접착용 접착제도 개발되었다. 대표적으로 열(Thermal) 방식, 레이저(Laser) 조사 후 필름을 벗겨내는(Peel off) 방식, 화학적 용해(Chemical Dissolution) 방식, 기계적으로 들어 올린 후(Mechanical Lift Off) 화학적 세정(Chemical Cleaning)하는 방식 등이 있다.

◎ 웨이퍼 에지 트리밍(Wafer Edge Trimming) 공정

▲ 그림 6 : 웨이퍼 에지 트리밍 (ⓒ한올출판사)

캐리어 웨이퍼와 본딩 후에 백 그라인딩 공정을 진행하면 TSV 패키지를 만들 웨이퍼는 오른쪽 빨간 원으로 표시한 것처럼 가장자리가 날카로워진다. 이 상태에서는 웨이퍼 뒷면에 범프를 형성하기 위한 포토 공정, 금속박막 형성 공정, 전해도금 공정 등 수많은 공정을 진행하며 웨이퍼 가장자리가 깨질 위험이 커진다. 웨이퍼 가장자리가 깨지면 그 균열이 내부까지 전파될 수 있고, 결국 추가 공정이 불가능한 상황까지 생긴다. 따라서 수율에서 엄청난 손실이 생기는 것이다. 이러한 문제를 해결하기 위해서 캐리어 웨이퍼와 본딩하기 전에 미리 TSV 패키지를 만들 웨이퍼의 앞면 가장자리를 트리밍해서 제거한다. 이렇게 가장자리 쪽이 제거된 웨이퍼로 캐리어 웨이퍼와 본딩한 후 백 그라인딩을 진행하면 <그림 6>의 아래 그림처럼 웨이퍼 가장자리의 날카로운 영역이 사라지고, 후속으로 여러 공정을 진행해도 가장자리가 깨질 위험도 사라진다. 일반적으로 트리밍 공정은 웨이퍼 절단용 블레이드가 회전하며 웨이퍼 가장자리를 따라 지나가면서 가장자리의 일정 부분을 제거하는 방식으로 진행된다.

◎ 적층(Stacking) 공정

TSV를 이용한 패키지에서는 웨이퍼 앞면과 뒷면에 각각 형성된 범프들을 본딩하여 적층한다. 본딩 방법은 플립 칩 본딩처럼 MR(Mass Reflow)*이나 열압착(Thermo-Compression)*방식 등을 이용한다. 그리고 적층 시 사용되는 형태에 따라 칩 투 칩(Chip to Chip), 칩 투 웨이퍼(Chip to Wafer), 웨이퍼 투 웨이퍼(Wafer to Wafer)로 적층 공정을 나눈다.

TSV가 형성된 칩들을 적층할 때 범프는 미세 범프다. 따라서 범프 간 간격이 작고, 적층되는 칩과 칩 사이 간격도 작아서 본딩의 신뢰성이 높은 열압착 방식이 많이 사용되었다. 하지만 열압착 방식은 본딩할 때마다 일정 시간 동안 열과 압력을 주어야 해서 전체 공정 시간이 길고, 생산성이 낮다는 단점이 있다. 그래서 최근에는 MR로 본딩 방식을 바꾸는 추세이다.

적층 시 형태상의 분류로 보면 생산성은 칩 투 칩 방식이 가장 낮고, 웨이퍼 투 웨이퍼 방식이 가장 높다. 하지만 현재 칩 투 칩 방식이 가장 많이 사용되고, KGSD 같은 패키지 타입에서 칩 투 웨이퍼 방식이 적용되고 있다. 웨이퍼 투 웨이퍼 방식은 생산성은 높지만, 이 방식을 적용하기 위해선 우선 적층하는 웨이퍼들의 칩 크기와 배열이 같아야 한다. 이종 제품 적층 시 이 방식을 적용하려면 칩 크기가 가장 큰 제품에 맞춰야 하므로 일부 제품은 필요 없이 칩 크기가 커질 수 있다. 칩 크기가 같다고 하더라도 적층 후에 같은 위치의 칩은 모든 웨이퍼에서 양품이어야 적층 후의 제품도 양품이 된다. 만약 한 웨이퍼에서라도 칩이 불량이면 다른 웨이퍼 내 동일 위치의 칩이 모두 양품이어도 적층된 제품은 불량이 되기 때문이다. 이러한 어려움 때문에 현재는 웨이퍼 투 웨이퍼 적층은 CIS(CMOS Image Sensor) 등의 일부 2층 적층을 위한 제품에서만 한정적으로 사용하고 있다.

지난 컨벤셔널 패키지 편에 이어 이번 웨이퍼 레벨 패키지 편은 2회로 나눠 설명하려 한다. 이번 편에서는 웨이퍼 레벨 패키지 공정을 설명하기 위해 가장 기본이 되는 ▲포토 공정, ▲스퍼터 공정, ▲전해도금 공정, 습식 공정인 ▲PR 스트립 공정 ▲금속 에칭 공정을 설명하고, 이어 다음 편에서 웨이퍼 레벨 패키지 공정에 대한 자세한 설명을 더 이어가려 한다.

웨이퍼 레벨 패키지는 웨이퍼 상태에서 패키지 공정을 진행하는 것을 뜻한다. 대표적으로 전체 공정을 웨이퍼 상태에서 진행하는 ▲팬인(Fan in) WLCSP(Wafer Level Chip Scale Package), ▲팬아웃(Fan out) WLCSP가 있고, 전체 패키지 공정의 일부를 웨이퍼 상태로 진행하는 ▲RDL(ReDistribution Layer) 패키지, ▲플립 칩(Flip Chip) 패키지, ▲TSV 패키지도 넓은 의미에서는 웨이퍼 레벨 패키지 범주에 들어간다.

패키지 타입에 따라 전해도금*으로 형성되는 금속의 종류와 패턴의 차이만 있고, 유사한 순서로 진행한다. 일반적인 공정 순서를 설명하겠다.

반도체 소자가 구현되어 웨이퍼 테스트까지 끝난 웨이퍼가 패키지 공정으로 들어오면 필요에 따라 먼저 웨이퍼에 절연층을 만든다. 이 절연층은 포토(Photo) 공정으로 칩 패드를 다시 한 번 노출시킨다. 그리고 그 위에 스퍼터링*으로 금속층을 웨이퍼 전면에 형성시킨다. 이 금속층은 후속으로 형성될 ▲전해도금된 금속층의 접착력 향상, ▲금속간 화합물 성장을 막는 확산 방지막, ▲전해도금 공정을 위한 전자(Electron)의 이동 통로 등의 역할을 한다. 그리고 이 위에 선택적으로 전해도금층을 만들기 위해 포토 레지스트(Photo Resist)를 도포하고 포토 공정으로 패턴(Pattern)을 만든다. 그리고 여기에 전해도금으로 두꺼운 금속층을 형성시킨다. 전해도금이 완료되면 포토 레지스트를 벗겨내는 스트립(Strip)을 진행하며, 남아있는 얇은 금속층들을 에칭(Etching)으로 제거한다. 그러면 전해도금된 금속층들이 원하는 패턴을 가지고 웨이퍼 위에 형성된다. 이 패턴이 배선 역할을 하는 것이 팬인 WLCSP이고, 패드 재배열 역할을 하는 것이 RDL, 범프가 되는 것이 플립 칩 패키지이다. 각각의 공정에 대해 더 자세히 알아보자.

▲ 그림 1 : 웨이퍼 레벨 패키지 공정 순서 ▲팬인(Fan in) WLCSP(Wafer Level Chip Scale Package), ▲팬아웃(Fan out) WLCSP, ▲RDL(ReDistribution Layer) 패키지, ▲플립 칩(Flip Chip) 패키지, ▲TSV 패키지 (ⓒ한올출판사)

#1. 포토(Photo) 공정

포토 공정은 리소그래피(Lithography) 공정이라고도 하는데, Litho(돌)와 Graphy(이미지)의 합성어로 석판화 기술을 뜻한다. 즉, 포토 공정은 빛에 반응하는 감광제를 웨이퍼에 도포한 후 원하는 패턴 모양을 갖는 마스크(Mask 또는 Reticle)를 통해서 웨이퍼에 빛을 조사하여 빛에 노출(Expose)된 영역을 현상(Develop)한 후에 원하는 패턴이나 형상을 만드는 공정이다. 주요 공정 순서를 <그림 2>에 나타내었다.

▲ 그림 2 : 포토 공정 순서(ⓒ한올출판사)</p

웨이퍼 레벨 패키지에서 포토 공정은 패턴이 있는 절연층(Dielectric Layer) 형성, 전해도금층 형성을 위한 포토 레지스트의 패턴 작업, 에칭으로 금속 배선을 만들어 주기 위한 에칭 방지막의 패턴 작업 등에 주로 사용된다.

▲ 그림 3 : 사진찍기와 포토 공정의 비교(ⓒ한올출판사)

포토 공정은 사진을 찍는 것과도 비교될 수 있다. <그림 3>과 같이 사진을 찍는 데 필요한 빛은 햇빛이고, 포토 공정에서는 광원(Light Source)이 된다. 그리고 사진에서 피사체인 물체/풍경/사람이 포토에서는 마스크(Mask) 또는 레티클(Reticle)이 된다. 피사체를 사진기로 찍는 것이 포토 공정에서는 장비에서 노출하는 것이고, 사진기의 필름 역할을 포토 공정에서는 웨이퍼 위에 도포된 감광제, 포토 레지스트(Photo Resist)가 한다.

감광제인 포토 레지스트를 웨이퍼에 도포할 때는 <그림 4> 같이 3가지 방법이 이용된다. 스핀 코팅(Spin Coating)법과 필름 라미네이션(Lamination)법, 스프레이 코팅(Spray Coating)법이다. 도포 후에는 점성(Viscoty)*을 가진 포토로 레지스트가 흘러내리지 않고 두께를 유지할 수 있도록 열처리(Soft Bake)하여 솔벤트(Solvent)* 성분을 제거해준다.

<그림 5>와 같이 스핀 코팅은 점성이 있는 포토 레지스트를 웨이퍼 가운데에 떨어뜨려 주면서 웨이퍼를 회전시켜, 웨이퍼 가운데 떨어진 포토 레지스트가 원심력에 의해 웨이퍼 가장자리로 퍼져 나가면서 균일한 두께로 도포되게 하는 방법이다. 이때 포토 레지스트의 점도가 높고, 웨이퍼 회전 속도가 낮으면 두껍게 도포된다. 반대로 점도가 낮고, 웨이퍼 회전 속도가 높으면 얇게 도포된다. 웨이퍼 레벨 패키지, 특히 플립 칩의 경우에는 솔더 범프 형성을 위한 포토 레지스트 층을 만들어야 하는데 30~100um(마이크로미터)까지의 두께가 필요하다. 이럴 경우엔 스핀 코팅법으로는 한 번의 도포로 원하는 두께를 얻기가 쉽지 않다. 경우에 따라선 도포와 열처리를 두 번 이상 반복해야 할 때도 있다. 필름 라미네이션법은 필름 두께를 처음부터 원하는 포토 레지스트 두께로 만들어서 공정을 진행하므로 두껍게 도포해야 하는 경우에 더욱 유리한 공법이다. 또한 공정 중에 웨이퍼 밖으로 버려지는 양이 없으므로 제조 비용상 장점이 있을 수 있다. 하지만 웨이퍼 구조에 요철이 있는 경우엔 필름을 웨이퍼에 밀착하기가 쉽지 않아서 불량이 발생할 수 있다. 웨이퍼에 요철이 아주 심한 경우엔 포토 레지스트를 한 가운데서만 뿌리는 스핀 코팅보다는 스프레이로 웨이퍼 전면에 고루 뿌리는 스프레이 코팅이 균일한 두께로 도포하는 데 유리하다.

▲ 그림 4 : 포토 레지스트를 도포하는 방법(ⓒ한올출판사)

▲ 그림 5 : 스핀 코팅(Spin Coating) 모식도(ⓒ한올출판사)

포토 레지스트를 도포(Coating)한 후 열처리한 다음에는 빛을 노출하는 노광 공정을 진행한다. 마스크에 만들어진 패턴에 광원을 통과시켜 웨이퍼 위의 포토 레지스트에서 패턴을 가지고 빛을 받게 한다. 이때 빛을 받은 부분이 약해지는 포지티브 타입 포토 레지스트를 사용하는 경우에는 마스크에 제거할 부분이 뚫려 있어야 한다. 반대로 빛을 받은 부분이 단단해지는 네거티브 타입 포토 레지스트를 사용하는 경우에는 마스크에 남아 있어야 하는 부분이 뚫려 있게 설계해야 한다. 웨이퍼 레벨 패키지에서는 주로 포토 공정 장비로 마스크 얼라이너(Mask Aligner)*나 스테퍼(Stepper)*를 사용한다.

노광 공정으로 포토 레지스트 구조에서 약해진 부분을 현상액으로 녹여내는 공정이 현상이다. 현상 공정은 <그림 6>과 같이 웨이퍼 가운데 현상액을 뿌리고, ▲웨이퍼를 저속으로 회전시키는 퍼들(Puddle) 타입과 ▲여러 장의 웨이퍼를 동시에 현상액에 침지하여 현상하는 탱크(Tank) 타입, ▲현상액을 스프레이로 뿌리는 스프레이 타입이 있다. <그림 7>은 퍼들 타입 현상용 챔버(Chamber)의 모식도이다. 퍼들 타입 현상이 끝나면 포토 레지스트가 포토 공정에 의하여 원하는 패턴 모양으로 완성된다.

▲ 그림 6 : 현상(Develop) 공법(ⓒ한올출판사)

▲ 그림 7 : 퍼들 타입 현상용 챔버(Chamber)의 모식도(ⓒ한올출판사)

#2. 스퍼터링(Sputtering) 공정

스퍼터링 공정은 웨이퍼 위에 금속 박막을 PVD(Physical Vapor Deposition, 물리 기상 증착) 공정의 일종인 스퍼터링으로 형성하는 공정이다. 웨이퍼 위에 형성된 금속 박막은 플립 칩 패키지와 같이 범프 아래에 있는 경우 UBM(Under Bump Metallurgy)으로 부른다. 보통, 2~3층의 금속 박막으로 형성되며, 웨이퍼의 접착력을 높이는 층(Adhesion Layer), 전해 도금시 전류가 흘러 전자를 공급하는 층(Current Carrying Layer 또는 Seed Layer), 솔더 젖음성*을 갖고 도금층과 금속 간 화합물 성장을 억제하는 확산방지층(Diffusion Barrier)이 형성된다. 예를 들어 Ti(티탄), Cu(구리), Ni(니켈) 구조로 박막이 형성된 경우, Ti는 접착력을 위한 층, Cu는 전류 전달을 위한 층, Ni는 확산 방지 및 솔더 젖음성 향상을 위한 층으로 형성된 것이다. UBM은 플립 칩의 품질과 신뢰성에 큰 영향을 준다.

RDL, WLCSP와 같이 금속 배선을 형성하기 위한 금속 박막은 보통 접착력 향상을 위한 층과 전류 전달을 위한 2개 층으로 만들어진다.

스퍼터링 공정의 원리를 <그림 8>에 표현하였다. Ar 기체를 플라즈마* 상태로 만들어서 Ar+ 이온이 증착될 금속과 동일한 조성을 가진 타깃(Target)에 물리적 충돌을 하는데, 그 충격으로 타깃에서 떨어져 나온 금속 입자가 웨이퍼에 증착되게 하는 공정이다. 스퍼터링 공정에서 증착되는 금속 입자는 일정한 방향성을 가진다. 그래서 평판인 경우에는 균일한 두께로 증착이 되지만, 트렌치나 비아 구조인 경우, 금속의 증착 방향과 수평인 벽면의 증착 두께가 증착 방향과 수직인 바닥보다 얇아질 수 있다.

▲ 그림 8 : 스퍼터링 공정 원리(ⓒ한올출판사)

#3. 전해도금(Electroplating) 공정

전해도금 공정은 전해질 용액의 금속 이온이 외부에서 공급되는 전자를 이용한 환원 반응에 의해 금속으로 웨이퍼에 증착되게 하는 공정이다. 웨이퍼 레벨 패키지 공정에서는 전기적 연결을 위한 금속 배선이나 접합부를 형성하기 위한 범프같이 두꺼운 금속층을 형성하고자 할 때 사용한다. <그림 9>는 전해도금의 원리를 나타냈다. 양극판(Anode Side)인 (+)극에서는 금속이 산화되어 이온이 되면서, 전자를 내어주어 외부 회로로 보낸다. 음극판(Cathode Side)인 (-)극에서는 양극판에서 산화된 금속 이온이나 용액 속에 있던 금속 이온이 전자를 받아 환원되고 금속이 된다. 웨이퍼 레벨 패키지를 위한 전해도금 공정에서 음극판은 웨이퍼가 된다. 양극판은 도금하고자 하는 금속으로 만들기도 하지만, 백금과 같은 불용성 전극*을 사용하기도 한다. 양극판을 도금하고자 하는 금속으로 만든 경우 금속이온이 양극판에서 녹아 나와 계속 공급되므로 용액 속의 이온 농도가 일정할 수 있지만, 불용성 전극을 사용한 경우에는 웨이퍼에 도금되면서 소모되는 금속 이온을 용액 속에 주기적으로 보충해서 농도를 유지해야 한다. 아래 <그림 10>은 음극판과 양극판에서 일어나는 전기화학적 반응식을 각각 정리했다.

▲ 그림 9 : 전해도금 원리(ⓒ한올출판사)

▲ 그림 10 : 음극판과 양극판에서 일어나는 전기화학적 반응식

웨이퍼의 전해도금을 위한 장비는 보통 웨이퍼의 도금될 면이 아래를 향하게 놓이며, 양극이 아래에 위치했다. 용액이 웨이퍼를 향해 샘물(Fountain)이 솟아오르는 것처럼 부딪히며 전해도금 되는 것이다. 이때 웨이퍼에 도금될 부분에서 포토 레지스트에 의해 열린 패턴이 용액과 만날 수 있다. 전자는 웨이퍼 가장자리에서 전해도금 장비를 통해 공급되며, 결국 패턴으로 형성된 위치에서 용액 속의 금속 이온과 만나 환원되며 성장하고 금속 배선이나 범프를 형성한다.

#4. 습식(Wet) 공정 – PR 스트립(Strip)과 금속 에칭(Etching)

전해도금 등 포토 레지스트의 패턴을 이용한 공정이 완료되면 역할을 다한 포토 레지스트(PR)를 제거해야 한다. 이 제거 공정이 PR 스트립이다. PR 스트립은 스트리퍼(Stripper)라는 화학 용액을 이용한 습식 공정이므로 퍼들(Puddle), 탱크(Tank), 스프레이(Spray) 공법을 사용할 수 있다(<그림 6> 참조). 스퍼터링으로 형성된 금속 박막은 금속 배선이나 범프가 전해도금 등의 공정으로 형성된 후에는 다시 제거해야 한다. 이 금속 박막이 그대로 남아 있으면 웨이퍼 전체가 전기적으로 연결되어 쇼트(Short)가 발생하기 때문이다. 금속 박막의 제거는 금속을 녹일 수 있는 산 계열의 에천트(Etchant)를 사용하여 습식으로 에칭한다. 사용하는 공법은 PR 스트립과 마찬가지로 퍼들, 탱크, 스프레이 공법을 사용할 수 있는데 (<그림 6> 참조), 웨이퍼의 금속 패턴이 미세화되면서 퍼들 방식이 널리 사용되고 있다.