▲ OCP 글로벌 서밋 2025에 마련된 SK하이닉스 부스 전경

SK하이닉스는 13일(미국 현지기준)부터 나흘간 캘리포니아주 새너제이(San Jose)에서 열린 ‘OCP 글로벌 서밋 2025(OCP Global Summit 2025, 이하 OCP 서밋)’에 참가해 AI와 데이터센터 인프라 향상을 위한 풀 스택 AI 메모리 포트폴리오를 선보였다고 17일 밝혔다.

OCP 서밋은 전 세계 최대 규모의 개방형 데이터센터 기술 협력 협회인 OCP(Open Compute Project)가 주최하는 글로벌 컨퍼런스다. 올해 행사는 ‘Leading the Future of AI(AI의 미래를 선도하다)’라는 주제로 진행됐으며, 유수의 글로벌 기업 관계자와 개발자 등이 모여 데이터센터와 AI 인프라 분야의 최신 동향을 공유하고 효율적인 설루션 개발 방향을 논의했다.

▲ 많은 관람객이 SK하이닉스 부스를 찾아 제품에 관심을 보였다.

▲ 많은 관람객이 SK하이닉스 부스를 찾아 제품에 관심을 보였다.

▲ 많은 관람객이 SK하이닉스 부스를 찾아 제품에 관심을 보였다.

▲ 많은 관람객이 SK하이닉스 부스를 찾아 제품에 관심을 보였다.

SK하이닉스는 ‘MEMORY, Powering AI and Tomorrow(메모리, AI와 미래를 움직이다)’라는 콘셉트 아래 AI 인프라의 성능과 효율을 극대화할 다양한 혁신 기술을 선보였다. 전시 부스는 ▲HBM* ▲AiM* ▲D램 ▲eSSD* 등의 섹션으로 구성됐으며, 제품 캐릭터를 활용한 디자인과 기술을 설명하는 3D 구조물, 실시간 제품 시연 등이 어우러진 체험형 공간으로 꾸며졌다.

* HBM(High Bandwidth Memory): 여러 개의 D램을 수직으로 연결해 기존 D램보다 데이터 처리 속도를 혁신적으로 끌어올린 고부가가치, 고성능 제품. HBM은 1세대(HBM)-2세대(HBM2)-3세대(HBM2E)-4세대(HBM3)-5세대(HBM3E)-6세대(HBM4) 순으로 개발됨
* AiM(Accelerator-in-Memory): 메모리에 프로세서의 연산 기능을 탑재한 차세대 설루션
* eSSD(Enterprise Solid State Drive): 서버나 데이터센터에 탑재되는 기업용 SSD

SK하이닉스는 지난 9월 세계 최초로 양산 체제를 구축한 ‘HBM4 12단[관련기사]’ 중심의 제품 라인업을 이번 전시에서 선보였다. HBM4는 이전 세대의 두 배인 2,048개의 데이터 출입 통로(I/O)를 적용해 대역폭이 늘어났으며, 전력 효율은 40% 이상 개선되어 초고성능 AI 연산 시스템에 최적화된 설루션으로 평가받고 있다.

▲ HBM4, HBM3E 제품과 함께 전시된 엔비디아 GB300의 모습

▲ SK하이닉스의 HBM4 12단, HBM3E 12단 제품

▲ SK하이닉스의 HBM3E를 탑재한 엔비디아의 차세대 GPU 모듈 GB300

▲ HBM4 제품에 적용된 기술을 보기 쉽게 구현한 HBM 모형

이와 함께, 회사는 현존 최대 용량을 자랑하는 HBM3E 36GB(기가바이트)와 이를 탑재한 엔비디아 차세대 GPU 모듈 ‘GB300(Grace Blackwell Superchip)’도 함께 전시했다. 제품 옆에는 TSV*, 어드밴스드 MR-MUF* 등 HBM에 적용된 첨단 패키징 기술을 설명하는 3D 구조물을 설치해, 관람객들이 그 구조와 기능을 쉽게 이해할 수 있도록 했다.

* TSV(Through-Silicon Via): D램 칩에 수천 개의 미세 구멍을 뚫어 상하층 칩을 수직 관통하는 전극으로 연결하는 기술
* 어드밴스드(Advanced) MR-MUF: 기존 칩 두께 대비 40% 얇은 칩을 휘어짐 없이 적층할 수 있는 칩 제어 기술(Warpage Control)이 적용되고, 방열 특성까지 향상된 차세대 MR-MUF 기술

▲ 부스에 설치된 AiMX 카드 모습

AiM 섹션에서는 SK하이닉스의 GDDR6-AiM 단품 칩이 여러개 탑재된 ‘AiMX’ 카드가 실제 구동되는 모습이 공개됐다. AiMX 카드 4대와 엔비디아(NVIDIA)의 GPU(H100) 2대가 장착된 서버에서, AiMX는 LLM(거대언어모델)의 핵심인 어텐션* 연산에 최적화되어 메모리 바운드* 작업의 속도와 효율을 크게 개선했으며, 긴 질문·답변 과정에서 발생하는 KV 캐시* 효율성을 높여 메모리 월* 문제를 완화했다. 시연에서는 메타(Meta)의 LLM인 Llama3를 vLLM* 기반으로 구동해 다수의 사용자가 동시에 원활하게 챗봇 서비스를 이용할 수 있음을 보여주었으며, 이를 통해 관람객들은 SK하이닉스 AiM 제품의 기술력과 차별성을 직접 확인할 수 있었다.

* 어텐션(Attention): 입력 데이터에서 어떤 정보에 가장 집중해야 하는지를 동적으로 결정하는 알고리즘 기법
* 메모리 바운드(Memory Bound): 전체 시스템 성능이 프로세서의 계산 능력이 아닌, 메모리 대역폭으로 제한되어 정보 처리시 메모리로의 접근을 기다려야 하는 상태
* KV 캐시(KV Cache): 이전에 쓰인 Key(키)와 Value(값) 벡터를 저장하고 재활용해 이전 계산을 반복하는 비효율성을 줄여주는 기술
* 메모리 월(Memory Wall): 프로세서와 메모리의 성능 차이로 생기는 데이터 병목 현상
* vLLM(Virtual Large Language Model): LLM의 추론을 최적화하고 성능을 높이는 AI 프레임워크

▲ CXL 기반의 다양한 설루션

이밖에도 시스템 내 메모리 용량과 대역폭 확장이 용이한 CXL(Compute eXpress Link) 기반의 다양한 설루션들이 이번 전시에 등장했다. 여러 개의 프로세서(호스트)가 메모리를 유연하게 나눠 쓰도록 설계된 ‘CXL 풀드 메모리(CXL Pooled Memory)’를 활용해 네트워크 없이도 여러 서버와 GPU를 연결한 LLM 분산 추론 시스템과, CXL 메모리에 연산 기능을 더한 ‘CMM-Ax(CXL Memory Module-Accelerator)’를 SK텔레콤의 AI 클라우드인 페타서스(Petasus)에 적용한 사례가 소개됐다.

또, 최신 규격인 CXL 3.2에서 처음 도입된 ‘CHMU*‘를 통해 여러 종류의 메모리를 최적의 구성으로 사용하게 해주는 계층화 설루션(Tiering Solution)의 성능 개선 효과가 이번 전시를 통해 확인됐다. 이외에도 ‘CMM-DDR5’를 기반으로 LLM 서비스 시스템의 프롬프트 캐싱* 능력이 향상되어 사용자 요청에 대한 응답 시간이 단축되는 등의 시연 결과가 큰 주목을 받았다.

* CHMU(CXL Hot-range Monitoring Unit): 여러 메모리의 사용 빈도를 모니터링해 디바이스 최적화 등 효율적인 시스템 운영에 도움을 주는 기술
* 프롬프트 캐싱(Prompt Caching): AI 모델이 이전에 처리한 프롬프트를 저장해둠으로써 반복 사용시 처리 시간을 단축하고 비용을 절감하는 기술

▲ D램 섹션에 전시된 다양한 D램 제품들

D램 섹션에서는 차세대 서버 시장을 겨냥한 DDR5 기반 모듈 라인업이 소개됐다. 특히 10나노(nm)급 6세대(1c)* 미세공정 기술을 적용한 RDIMM*, MRDIMM*을 비롯해 ▲3DS* DDR5 RDIMM(256GB) ▲DDR5 Tall MRDIMM(256GB) 등 다양한 용량과 폼팩터로 구성된 제품군이 전시돼 업계 관계자들의 이목을 집중시켰다.

* 10나노(nm)급 미세공정 기술은 세대순으로 1x-1y-1z-1a-1b-1c(6세대)
* RDIMM(Registered Dual In-line Memory Module): 여러 개의 D램이 결합된 서버용 모듈
* MRDIMM(Multiplexed Rank Dual In-line Memory Module): 모듈의 기본 동작 단위인 랭크(Rank) 2개가 동시 작동되어 속도가 향상된 제품
* 3DS(3D Stacked Memory): 2개 이상의 D램 칩을 TSV(수직관통전극)로 연결한 고성능 메모리

▲ eSSD 섹션에 전시된 다양한 eSSD 제품들

▲ eSSD 섹션에 전시된 다양한 eSSD 제품들

▲ eSSD 섹션에 전시된 다양한 eSSD 제품들

▲ eSSD 섹션에 전시된 다양한 eSSD 제품들

서버와 데이터센터용 저장매체로 쓰이는 eSSD 섹션에서는 176단 4D 낸드 기반의 ▲PS1010 E3.S(1.92-15.36TB) ▲PS1010 U.2(1.92-15.36TB)와 238단 4D 낸드 기반의 ▲PEB110 E1.S(1.92-7.68TB), 그리고 최고층인 321단 QLC* 기반 초고용량 제품인 ▲PS1101 E3.L(245TB) 등이 모습을 드러냈다. eSSD 라인업은 다양한 용량과 함께 PCIe 5세대 기반 고성능 NVMe*부터 소형 서버용 SATA* 인터페이스까지 다양한 서버 환경과 성능 요구를 충족하도록 구성됐다.

* QLC: 낸드플래시는 한 개의 셀(Cell)에 몇 개의 정보(비트 단위)를 저장하느냐에 따라 SLC(Single Level Cell, 1개)-MLC(Multi Level Cell, 2개)-TLC(Triple Level Cell, 3개)-QLC(Quadruple Level Cell, 4개)-PLC(Penta Level Cell, 5개) 등으로 규격이 나뉨
* NVMe(Non-Volatile Memory Express): 직렬 구조의 고속 입출력 인터페이스인 PCIe를 활용해SSD의 처리 속도를 극대화한 데이터 전송 프로토콜
* SATA(Serial ATA): 하드디스크와 SSD에서 널리 쓰이는 전통적 인터페이스. 속도는 NVMe 대비 낮지만, 호환성과 안정성이 높아 소규모의 보급형 서버와 PC에 널리 사용됨

▲ SK하이닉스의 발표 세션 현장 모습

▲ SK하이닉스의 발표 세션 현장 모습

▲ 발표를 진행한 SK하이닉스 김천성 부사장(Solution개발 산하)

▲ 발표를 진행한 SK하이닉스 최원하 팀장(차세대메모리&스토리지)

한편, SK하이닉스는 이번 행사에서 차세대 스토리지 전략을 공유하기 위한 발표 세션을 진행했다. 김천성 부사장(Solution개발 산하)은 ‘Beyond SSD: SK hynix AIN Family Redefining Storage as the Core Enabler of AI at Scale(SSD를 넘어, 대규모 AI 핵심 동력으로 스토리지를 재정의하다)’라는 주제로, AI 시대에 요구되는 고용량·고성능 설루션 포트폴리오를 선보이고 제품 경쟁력을 확보하기 위한 전략을 소개했다. 최원하 팀장(차세대메모리&스토리지)은 ‘Conceptualizing Next Generation Memory & Storage Optimized for AI Inference(AI 추론에 최적화된 차세대 메모리 및 스토리지)’ 주제로 발표를 진행하며, 새로운 시장 환경과 고객 수요에 맞춰 성능·전력 등을 충족할 수 있는 방향을 제안했다.

SK하이닉스는 “이번 OCP 글로벌 서밋 2025를 통해 글로벌 협력과 기술 전략을 동시에 강화하는 계기를 마련할 수 있었다”며 “앞으로도 급변하는 AI 인프라 환경 변화에 발맞춰 혁신적인 설루션을 지속 선보이며 풀스택 AI 메모리 프로바이더 위상을 더욱 공고히 해 나가겠다”고 밝혔다.

뉴스룸은 SK하이닉스 대학생 앰버서더(김동환, 조기홍)와 함께 홍현준 TL(PKT PE팀), 박효선 TL(Computing PE)을 만나, 반도체 개발 여정의 중요한 연결고리인 PE 직무의 역할과 핵심 가치를 들여다봤다.

성능 검증과 수율 최적화로 개발과 양산을 잇다, PE

▲ 스피드 특성 불량 대응을 위한 PE 직무 회의에 참석한 조기홍 앰버서더, 김동환 앰버서더

PE는 개발된 제품이 실제 양산 환경에서도 안정적으로 생산될 수 있도록, 기획·설계 단계부터 시제품 평가, 양산 환경 세팅에 이르기까지 전 과정을 관통하며 검증과 개선을 주도한다. 반도체 개발과 양산 사이를 연결하는 ‘가교’ 역할을 한다고 볼 수 있다.

데이터 기반의 품질 검증 및 불량 분석, 테스트 조건 최적화와 수율 향상 등이 PE의 핵심 업무이나, 양산 단계에서의 테스트와는 그 목적과 역할이 다르다. 양산기술(P&T)이 대량 생산의 안정화와 효율을 책임진다면, PE는 실제 생산된 칩이 의도한 대로 작동하는지를 확인하는 역할에 방점을 두며, 개발 단계부터 제품의 ‘완성도’를 높이는 데 집중한다.

PE의 세부 직무는 테스트 엔지니어링(Test Engineering), 테스트 특성 분석, 제품 검증(Product Verification)으로 구분된다.

이중 테스트 엔지니어링은 품질 검증의 기반이 되는 테스트 조건을 설계하고 최적화하는 역할을 맡는다. 여기서 다시 웨이퍼 단계에서 결함을 확인하는 웨이퍼 테스트와 패키징 이후 칩 단위의 특성을 검증하는 패키지 테스트로 나뉘며, 패키지 테스트는 다시 셀 단위의 불량이나 속도 특성을 세밀하게 확인하는 과정으로 이어진다.

테스트 특성 분석은 어플리케이션 오류 분석, 테스트 프로그램 개발, 빅데이터 마이닝 등을 통해 제품의 성능과 품질을 한층 더 끌어올리는 일을 한다. 제품 검증은 설계와 공정의 특성을 정밀하게 검증하는 단계로, 설계·공정 엔지니어와 협업해 불량 현상을 분석하고 개선 방향을 찾아낸다.

PE는 이런 인재를 찾는다

▲ (왼쪽부터) 스피드 특성 불량 대응을 위한 회의를 진행하는 박효선, 홍현준 TL

▲ (왼쪽부터) 스피드 특성 불량 대응을 위한 회의를 진행하는 PKT PE팀 김민희, 김보경 TL

▲ (왼쪽부터) 스피드 특성 불량 대응을 위한 회의를 진행하는 PKT PE팀 홍민표, 박준호TL

개발과 양산의 교차점에 서 있는 만큼, PE는 다양한 직무와 긴밀한 협업 구조를 구축하고 있다. 개발 초기에는 설계·공정 엔지니어와 함께 불량 현상을 분석하고 개선 방안을 찾으며, 시제품이 실제 보드에 실장될 때는 애플리케이션 엔지니어(AE)와 손발을 맞춰 응용 환경에서 발생하는 불량을 찾아낸다. 제품 개발이 완성 단계에 가까워지면 양산기술(P&T) 엔지니어와 협력해 실제 양산 테스트 환경을 세팅하며, 품질과 효율의 균형을 맞추는 데 주력한다.

PE 직무의 테스트는 품질 확보와 효율 확보 사이의 균형을 고민하는 것이 관건이다. 테스트 항목을 세분화하고 시간을 길게 가져가면 품질은 높아지지만 개발 일정이 지연되거나 양산성이 떨어질 수 있다. 반대로 효율만을 좇으면 불량을 놓칠 위험이 크다. 이 두 가지를 조화롭게 맞추는 것이 바로 PE의 중요한 역할 중 하나다.

그만큼 PE 직무를 수행하는 데는 기술 전문성과 문제 해결 능력이 동시에 요구된다. 반도체 소자의 물성 및 산업 전반에 관한 이해뿐만 아니라, 전자·물리·통계 등의 기초 이론을 바탕으로 한 데이터 분석 역량, 테스트 데이터를 해석하고 불량 원인을 정확히 파악하는 능력도 필요하다. 다양한 부서와 협업하는 만큼 명확한 의사소통과 논리적 피드백 능력도 중요하다.

SK하이닉스 송상목 TL(Talent Acquisition팀)은 “과거 품질 검증과 수율 개선에 국한되던 PE 직무의 역할은 이제 데이터 기반의 지능화, 고객 맞춤형 최적화, 복잡한 분석 역량 등을 요구하는 고도화된 기술 직무로 확장되고 있다”며 “특히 미세화·고집적·고객 요구의 세분화와 같은 반도체 산업 변화 속에서, PE는 고객의 실제 사용 환경에 맞춘 최적화를 주도하는 핵심 역할로 발전하고 있다”고 강조했다. 이어, “앞으로 SK하이닉스의 사업 성장과 직결되는 전략적 역할을 수행하게 될 PE 직무에 많은 지원과 관심을 부탁드린다”고 전했다.

▲ (왼쪽부터) PE 직무와 관련해 인터뷰를 진행하고 있는 박효선 TL, 홍현준 TL (앞장) 조기홍, 김동환 앰버서더(뒷장)

Q. 간단한 자기소개 부탁드립니다.

홍현준 TL: 저는 패키지 상태의 칩을 대상으로 검증을 수행하는 PKT PE 팀에서 속도 관련 불량을 분석하는 테스트 엔지니어로 근무하고 있습니다.

박효선 TL: 저는 신규 컴퓨팅 제품 개발을 담당하는 Computing PE 팀에서 속도 테스트 및 불량 분석을 통해 제품의 성능을 확보하고, 품질을 개선하는 일을 하고 있습니다.

Q. PE 직무의 핵심 목표는 무엇인가요? 그리고 이를 달성하기 위해 어떤 노력을 하고 있나요?

홍현준 TL: 효율적인 테스트를 통해 짧은 시간 안에 높은 품질의 제품을 출하하는 것이 PE의 가장 큰 목표입니다. 특히 테스트 과정에서 불량 자재를 빠르고 정확하게 걸러내지 못하면 전체 일정이 지연되고 수율에도 영향을 미칠 수 있습니다. 그래서 다양한 테스트 방법을 고민하며 효율성을 지속적으로 개선하고, 제품 경쟁력을 높이기 위해 노력하고 있습니다.

박효선 TL: 저는 PE의 핵심 목표를 두 가지로 생각합니다. 최소한의 테스트 시간으로 최고의 품질을 확보하는 것, 그리고 양산 단계에서 완벽한 품질 기준을 충족할 수 있도록 최적의 테스트 베이스라인을 구축하는 것입니다. 이를 위해 제품 스펙의 모든 항목이 빠짐없이 검증되도록 테스트 범위를 최대한 확보하고, 정기적인 스펙 세미나를 통해 새롭게 추가되거나 변경된 기능을 찾아내어 테스트 항목에 반영하고 있습니다.

Q. PE 직무에서 신입사원에게 기대하는 자질이나 역량은 무엇인가요?

박효선 TL: 반도체 전반에 대한 이해가 있으면 도움이 됩니다. PE 직무는 설계부터 소자, 공정까지 폭넓은 지식이 요구되기 때문입니다. 또 테스트를 수행하려면 프로그래밍 역량도 필요합니다. 저희가 사용하는 장비는 C언어 기반으로 작동하기 때문에, 관련 기초 지식이 있다면 장비 활용에 큰 도움이 됩니다.

홍현준 TL: 다만, 프로그래밍 경험이 부족하더라도 크게 걱정할 필요는 없습니다. PE 신입사원은 입사 후 약 4개월간 PE School이라는 직무 교육 과정을 통해 기본 지식과 장비 사용법을 배울 수 있고, 그 외에도 다양한 내부 교육 프로그램이 마련되어 있어 부족한 부분을 채울 수 있습니다. 무엇보다 중요한 것은 불량 분석 과정에서 쉽게 답이 나오지 않더라도 끝까지 파고드는 끈기와 포기하지 않는 태도라고 생각합니다.

Q. PE 직무를 꿈꾸는 예비 지원자에게 조언을 해주신다면?

박효선 TL: PE는 회사 내 다양한 조직과 협업하면서 배울 수 있는 기회가 많고, 함께 일하는 과정에서 성장할 수 있는 직무라고 생각합니다. 다만 취업을 준비하는 분들의 입장에서는 PE라는 직무가 다른 직무에 비해 조금 어렵고 생소하게 느껴질 수 있을 것 같은데요. 오늘 제가 전한 이야기가 준비 과정에 조금이나마 도움이 되었으면 합니다.

홍현준 TL: 이 직무의 가장 큰 매력은 제품의 완성도를 높이며 성취감을 얻을 수 있다는 것과, 다양한 불량을 다루면서 폭넓은 지식을 쌓을 수 있다는 점입니다. 설계·소자·공정 전반의 이해가 필요하기 때문에 회사 차원의 교육 시스템도 잘 마련돼 있습니다. 업무 수행에 필요한 지식을 배울 수 있는 환경이 충분히 마련되어 있으니, 준비 과정이 조금 막막하더라도 너무 걱정하지 말고 긍정적인 마음으로 도전하길 바랍니다.

SK하이닉스 앰버서더와 함께한 생생한 PE 직무 체험기

▲ (왼쪽부터) TMMi Level 4 인증서 수여식 행사를 진행하는 SK하이닉스 정유인 부사장(MES 담당)과 STA 권원일 대표

SK하이닉스가 25일 국내 최초로 소프트웨어(SW) 테스트 프로세스 분야 국제 표준 평가 모델인 TMMi(Test Maturity Model integration)* Level 4 인증을 획득하고 이천캠퍼스 기술지원센터에서 인증서 전달식을 열었다. 이번 성과는 회사의 디지털 전환(DT) 기반 생산시스템(MES) 소프트웨어 품질 관리 역량이 글로벌 Top 수준에 도달했음을 보여준다.

* 세계적인 소프트웨어(SW) 테스트 프로세스 성숙도 점검 및 개선 모델

행사에서는 SK하이닉스 정유인 부사장(MES 담당), 이창수 부사장(MIS 담당), 이현규 팀장, 양용환 TL(System Operation팀)을 비롯해 SK AX 안상만 본부장, STA 권원일 대표 등이 참석한 가운데, 공식 심사 결과 공유와 인증서 전달이 진행됐다.

▲ SK하이닉스의 TMMi Level 4 인증서

TMMi는 SW 테스트 조직의 성숙도를 진단하고 개선하기 위해 개발된 국제 공인 모델로, 전 세계에서 널리 활용되는 공식 평가 체계다. 이 모델은 성숙도를 5단계로 구분한다. 테스트와 디버깅(Debugging)이 혼재된 Level 1(Initial), 테스트가 독립된 업무로 여겨지는 Level 2(Managed), 테스트가 SW 생명주기 전체에 걸쳐 이뤄지는 Level 3(Defined), 테스트가 철저히 정의되고 정량적 지표를 기반으로 관리되는 Level 4(Measured), 최적화된 방법과 기술로 지속적인 개선이 이뤄지는 Level 5(Optimization)로 나뉜다.

SK하이닉스는 지난 9월 1일부터 약 2주간 TMMi Level 4 심사를 받았다. 심사 대상은 FAB MOS QA의 테스트 프로세스와 산출물, 그리고 실무 담당자들의 내재화 수준 등이다. 심사 범위는 TMMi Level 2, 3, 4의 전 영역이었으며, 국제 표준 평가 지침인 TAM v1.3*을 기반으로 측정됐다. 그 결과 모든 평가 영역에서 최고 등급인 ‘Fully Achieved(FA)’를 획득해 공식 인증 요건을 충족했다.

* TAM(Test Assessment Method) v1.3: TMMi 공식 심사에서 활용되는 표준 평가 지침

▲ (왼쪽부터) TMMi Level 4 인증 과정에 대해 말하는 SK하이닉스 정유인 부사장(MES 담당)과 이창수 부사장(MIS 담당), SK AX 안상만 본부장

▲ TMMi Level 4 인증 과정과 의의에 관해 이야기하는 SK하이닉스 정유인 부사장(MES 담당)

SK하이닉스가 획득한 TMMi Level 4는 제품 결함 예방과 테스트 효율화를 가능하게 하는 기반을 마련하고, 품질을 지속적으로 개선할 수 있는 체계를 갖췄음을 의미한다. 전 세계에서도 많은 기업들이 품질 경쟁력 강화를 위해 도입을 추진하는 수준으로, 소프트웨어 테스트가 정량적 지표를 기반으로 운영되고 품질 관리 활동이 데이터 중심으로 이뤄진다는 점에서 높은 평가를 받는다.

이번 인증을 통해 SK하이닉스는 ▲주요 프로세스와 제품 품질을 정량화해 향후 개선 및 최적화 방향을 모색하고 ▲데이터 기반 의사결정 역량을 강화해 문제 발생 시 신속하고 합리적으로 대응하며 ▲조기 결함 발견과 대응 체계 고도화를 통해 프로젝트 리스크 관리 수준을 높일 기반을 다졌다.

이를 바탕으로 회사는 소프트웨어 결함 예방과 비용 절감을 동시에 달성할 수 있을 것으로 기대하고 있다. 내부적으로는 품질 중심의 업무 문화를 정착시키고 인력 역량을 강화해 조직 전반에 걸친 품질 혁신을 지속적으로 확산해 나간다는 계획이다.

▲ (왼쪽부터) TMMi Level 4 인증서 수여식에 참석한 SK하이닉스 이현규 팀장(System Operation팀), SK AX 안상만 본부장,
SK하이닉스 이창수 부사장(MIS 담당), 정유인 부사장(MES 담당), (이하 STA) 권원일 대표, 최영재 이사, 이창섭 팀장

SK하이닉스는 “지난 2022년 TMMi Level 3 인증을 획득한 데 이어 이번에 Level 4까지 달성하며 소프트웨어 품질 관리 역량의 글로벌 경쟁력을 다시 한번 입증했다”며, “국제적 수준의 테스트 프로세스를 갖춘 기업으로 공인받은 만큼, 고객과 시장의 신뢰를 더욱 높일 수 있도록 지속적으로 노력하겠다”고 말했다.

이번 4편에서는 반도체 속에서 반도체가 제대로 동작할 수 있도록 하는 ‘소자’를 주제로, 관련 전문 용어들을 쉽고 재밌게 풀어냈다. 어떤 내용이 담겨 있는지 함께 더 자세히 살펴보자.

소자, 반도체 칩의 심장

오늘날의 전자기기는 대부분 반도체 칩을 중심으로 동작한다. 그 칩 안에는 전류를 켜고 끄고, 정보를 저장하고, 신호를 제어하는 ‘회로의 최소 단위’인 ‘소자’ 수십억 개가 나노미터 크기로 집적돼 있다. 만약 이 소자를 업그레이드시켜 더 빠르게 전류를 켜고 끄거나 같은 크기로 더 많은 용량을 구현할 수 있다면, 기존보다 더 많은 양의 정보를 더 빠르게 저장하거나 출력할 수 있을 것이다. 바로 이 소자의 성능이 곧 반도체 칩의 성능을 결정한다는 뜻이다.

▲ 반도체 칩 속에 소자들이 격자 형태로 배치돼 있다.

칩 속에서 다양한 역할을 수행하는 소자들

소자도 종류가 다양하다. 어떤 소자는 전류를 켜고 끄는 ‘스위치’ 역할을 하고, 또 다른 소자는 전류의 방향을 결정하며, 전하를 받아들여 정보를 보관하는 역할을 하는 소자도 있다. 그중에서도 주요 소자로는 아래 다섯 가지를 꼽을 수 있다.

1. 트랜지스터(Transistor)

전류를 켜고 끄는 전기 스위치로, 디지털 회로의 ‘0’과 ‘1’을 만든다. 현대 반도체의 집적도를 가능하게 한 혁신적 발명으로 평가받는다.

2. MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)

게이트 전압이 ‘임계 전압*’을 넘어야 채널이 열리고 전류가 흐르는 소자다. 전력 소모가 적고 고속 동작이 가능해 메모리·로직 칩 모두에서 핵심적으로 사용된다.

3. 다이오드(Diode)

전류를 한쪽 방향으로만 흐르게 하는 전기 ‘역류 방지 장치’다. 정류, 회로 보호, 신호 검출 등 다양한 용도로 쓰인다.

4. 커패시터(Capacitor)

전하를 저장·방출하는 ‘전기 저장소’다. D램 셀의 핵심 부품으로 정보 저장 기능을 담당한다.

5. PN 접합(PN Junction)

전자(N형)와 정공(P형)이 만나 전위 장벽을 형성하는 구조로, 다이오드, 트랜지스터, 태양전지 등 다양한 소자의 기반이 된다.

* 임계 전압(Vth): 해당 소자에 전류가 흐르기 시작하는 전압 수치

▲ 각 소자의 기본 구조를 단순화한 아이콘 5종

소자 개발이 중요한 이유

소자 기술의 발전은 △미세화 △고속화 △저전력화 등 세 가지 축에서 경쟁력을 만든다. 예를 들어, 미세 공정에서의 MOSFET은 수 나노미터 크기의 채널에서도 안정적으로 동작하는 방향으로 발전하고 있으며, 이를 위해 최근에는 누설 전류를 최소화하는 새로운 구조(GAA, FinFET 등)가 연구되고 있다.

이에 SK하이닉스 소자 직무 엔지니어들은 소재 개발, 공정 최적화, 회로 설계를 유기적으로 결합해 더 작고 빠르며 전력 효율이 높은 반도체를 만들어 가고 있다.

▲ 소자 미세화 단계별 비교(90nm → 14nm → 5nm)

어려운 기술용어, 숏폼으로 쉽고 친근하게

이번 ‘하닉어사전 – 소자편’에서는 이처럼 어렵게만 느껴지는 ‘소자’ 관련 용어들을 더 쉽고 이해하기 쉽게 설명하는 데 주안점을 뒀다. 트랜지스터와 MOSFET의 임계 전압을 근육에 부하가 가해지는 일정 무게 이상의 덤벨을 들어야 근육이 자극되는 헬스의 ‘근육 자극 임계점’에 비유해, 일정 전압 이상이 돼야 전류가 흐르는 작동 원리를 소개하는 식이다. 특히 기획부터 촬영·편집까지 전 과정을 대학생 앰버서더가 직접 진행하며 기술을 더 친근하게 전달하기 위해 노력했다. 기술의 문턱을 낮추고 유용한 지식도 제공하는 ‘하닉어사전’ 시리즈에 앞으로도 많은 관심과 기대 부탁한다.

▲ 숏폼 촬영 현장 사진

▲ 숏폼 촬영 현장 사진

▲ 델 테크놀로지스 포럼 2025 SK하이닉스 전시 부스

SK하이닉스는 지난 17일 서울 삼성동 코엑스에서 열린 ‘델 테크놀로지스 포럼(Dell Technologies Forum) 2025’에 참가해 AI 시대를 선도할 다양한 메모리 설루션을 선보였다고 18일 밝혔다.

델 테크놀로지스 포럼은 매년 미국 라스베이거스에서 개최되는 ‘델 테크놀로지스 월드(Dell Technologies World)’와 맥을 같이하는 행사[관련기사]로, 미국 델 테크놀로지스(Dell Technologies)의 한국 지사가 주요 이해관계자들을 초청해 기술 세션, 제품 시연 및 쇼케이스 등을 진행하는 국내 최대 규모의 IT 컨퍼런스다. 올해 행사는 ‘Beyond the Limits of Imagination(상상 속 가능성, 그 한계를 넘어서)’을 주제로 열렸으며, 약 4천 명의 관람객이 이곳에 방문했다.

▲ SK하이닉스 부스에 전시된 AI 메모리 설루션

SK하이닉스는 이번 행사에서 ‘Guardians of the AI – Full Stack AI Memory Provider(인공지능을 지키는 수호자, 풀스택 AI 메모리 프로바이더)’라는 콘셉트 아래, AI 인프라를 완성할 제품 포트폴리오를 공개했다. 특히 캐릭터를 활용한 부스 디자인은 회사의 차별화된 기술 경쟁력을 친근하고 자연스럽게 체감할 수 있는 소재로, 많은 관람객의 호응을 얻었다.

▲ SK하이닉스 부스에 전시된 HBM 기술 3D 구조물

전시의 핵심은 단연 HBM* 라인업이었다. SK하이닉스는 지난 12일 ‘HBM4 12단’을 세계 최초로 개발해 양산 체제를 구축했다고 발표했다[관련기사]. 이 제품은 초당 2TB(테라바이트) 이상의 데이터를 처리하며 세계 최고 속도로 AI 연산 시스템을 지원할 차세대 설루션으로 알려져 있다. 부스에는 HBM4 12단 제품과 함께 ‘TSV*’, ‘어드밴스드 MR-MUF*’ 등 HBM에 적용된 핵심 기술을 시각적으로 표현한 3D 구조물이 설치돼 관람객의 이목을 집중시켰다. 이와 함께 현존 최고 성능과 용량을 갖춘 ‘HBM3E’가 탑재된 엔비디아의 차세대 GPU 모듈인 ‘GB300(Grace Blackwell 300)’이 함께 전시됐다.

* HBM(High Bandwidth Memory): 여러 개의 D램을 수직으로 연결해 기존 D램보다 데이터 처리 속도를 혁신적으로 끌어올린 고부가가치, 고성능 제품. HBM은 1세대(HBM)-2세대(HBM2)-3세대(HBM2E)-4세대(HBM3)-5세대(HBM3E)-6세대(HBM4) 순으로 개발됨
* TSV(Through-Silicon Via): D램 칩에 수천 개의 미세 구멍을 뚫어 칩들을 수직 관통하는 전극으로 연결하는 기술
* 어드밴스드(Advanced) MR-MUF: 기존 칩 두께 대비 40% 얇은 칩을 휘어짐 없이 적층할 수 있는 칩 제어 기술(Warpage Control)이 적용되었으며, 신규 보호재를 통해 방열 특성까지 향상된 차세대 MR-MUF 기술

▲ SK하이닉스 부스에 전시된 D램 및 D램 모듈 제품

D램 섹션에서는 초고속·저전력 특성이 강점인 ‘LPDDR5X*’가 눈길을 끌었다. 이 제품은 스마트폰, 태블릿, 노트북 등 모바일 기기에 최적화된 설루션으로, 최근 온디바이스 AI 확산과 함께 영향력을 넓히고 있다. 또, 여러 개의 LPDDR5X를 하나의 모듈로 묶어 저전력·고성능을 동시에 실현한 ‘LPCAMM2*’도 메모리 혁신을 이끌 제품으로 주목받았다.

* LPDDR5X: 저전력 동작 특성을 지닌 최신 모바일 D램 제품. 명칭 앞에 LP(Low Power)가 붙으며, LPDDR1-2-3-4-4X-5-5X 순으로 개발됨
* LPCAMM2(Low-Power Compression Attached Memory Module): LPDDR5X 기반의 모듈 제품으로, 기존 DDR5 기반의 SODIMM(노트북/소형PC용 모듈) 2개를 대체하는 성능 효과를 가지면서 공간 절약과 저전력/고성능 특성을 구현

D램 모듈 라인업에서도 한층 강화된 포트폴리오가 공개됐다. SK하이닉스는 10나노(nm)급 6세대(1c)* 미세공정 기술을 적용한 ▲RDIMM* ▲CSODIMM*을 비롯해 ▲3DS* RDIMM ▲Tall MRDIMM* ▲SOCAMM* 등의 제품군을 선보이며 PC부터 AI 서버까지 다양한 애플리케이션에 적용될 수 있는 기술력을 드러냈다.

* 10나노(nm)급 D램 미세공정 기술은 1x-1y-1z-1a-1b-1c(6세대) 순으로 개발되어 왔으며, SK하이닉스는 2024년 8월 세계 최초로 1c 기술 개발에 성공했다
* RDIMM(Registered Dual In-line Memory Module): 여러 개의 D램이 기판에 결합된 서버용 모듈 제품
* CSODIMM(Compression Attached Small Outline DIMM): 기존 SODIMM 대비 더 얇고 작은 폼팩터로, AI PC나 고성능 노트북에서 고용량을 구현할 수 있도록 설계된 차세대 메모리 모듈
* 3DS(3D Stacked Memory): 2개 이상의 D램칩을 TSV(수직관통전극)로 연결해 패키징한 고성능 메모리 설루션
* MRDIMM(Multiplexed Rank Dual In-line Memory Module): 모듈의 기본 동작 단위인 랭크(Rank) 2개가 동시 작동해 속도가 향상된 서버용 모듈 제품
* SOCAMM(Small Outline Compression Attached Memory Module): 저전력 D램 기반의 AI 서버 특화 메모리 모듈

▲ SK하이닉스 부스에 전시된 eSSD 및 cSSD 제품

스토리지 섹션에서는 eSSD*와 cSSD* 제품군이 관객들을 맞았다. SK하이닉스는 AI 서버 및 데이터센터 환경에 최적화된 ▲PEB110, ▲PS1010, ▲PS1012, ▲PS1101 등의 eSSD 라인업을 전시했다. 이중 ‘PS1012’는 QLC* 기반으로 61TB(테라바이트) 용량을 구현하고 PCIe* 5.0 인터페이스로 이전 세대 대비 두 배의 대역폭을 제공해 고용량·고성능이 요구되는 AI 인프라 환경에 최적화된 제품으로 눈길을 끌었다. 또한, 세계 최대 수준인 245TB 용량을 구현한 ‘PS1101’ 역시 폭증하는 데이터 수요에 대응하는 차세대 스토리지 설루션으로 눈도장을 찍었다. cSSD 제품인 ‘PCB01’은 초당 14GB(기가바이트) 연속 읽기, 12GB 연속 쓰기 성능을 구현해 고성능 온디바이스 환경에서의 활용 가능성으로 기대를 모았다.

* eSSD(Enterprise Solid State Drive): 서버나 데이터센터에 탑재되는 기업용 SSD
* cSSD(Client Solid State Drive): PC, 태블릿 등 개인용 전자기기에 탑재되는 소비자용 SSD
* 셀(Cell)에 저장 가능한 비트(Bit) 단위에 따라 SLC(Single Level Cell, 1개)-MLC(Multi Level Cell, 2개)-TLC(Triple Level Cell, 3개)-QLC(Quadruple Level Cell, 4개) 등으로 규격이 나뉨. 정보 저장량이 늘어날수록 같은 면적에 더 많은 데이터를 저장할 수 있음
* PCIe(Peripheral Component Interconnect express): 디지털 기기의 메인보드에서 사용하는 직렬 구조의 고속 입출력 인터페이스

▲ 델 테크놀로지스 포럼 2025에서 발표를 진행하는 SK하이닉스 박정원 TL(SSD제품기획)

▲ 델 테크놀로지스 포럼 2025에서 발표를 진행하는 SK하이닉스 이교영 TL(SSD제품기획)

한편, SK하이닉스 박정원 TL, 이교영 TL(SSD제품기획)은 ‘Key Things for AI Storage(AI 스토리지를 위한 핵심 과제)’를 주제로 발표를 진행했다. 이를 통해 AI 성능의 핵심인 cSSD 및 eSSD의 특징과 제품 라인업을 소개하고, 다가올 AI 시대에 요구되는 스토리지 기술과 이에 따른 시장 전망을 제시해 현장 참석자들의 높은 호응을 이끌었다.

SK하이닉스는 “이번 행사를 통해 델 테크놀로지스와의 파트너십을 강화하고, 자사의 풀스택 AI 메모리 프로바이더로서의 위상을 대외 알릴 수 있었다”며, “앞으로도 AI 서버, 데이터센터, 온디바이스 등 다양한 분야에서 혁신적인 메모리 설루션을 지속 선보일 계획”이라고 말했다.

반도체 산업은 미세화 한계와 제조 비용 증가로 새로운 기술적, 경제적 돌파구를 요구받고 있다. 이 가운데 칩렛은 수율과 비용 효율을 높이고, 다양한 공정에 적용할 수 있는 대안으로 주목받는다. 이번 글에서는 칩렛의 장점과 표준화 과정, 그리고 앞으로 해결해야 할 기술적 과제 등을 살펴본다.

전공정에서 후공정으로, 칩렛의 등장

반도체 산업은 소자* 미세화(스케일링)를 통해 같은 면적 내 더 많은 단위 소자를 집적해 웨이퍼 하나에서 더 많은 이익 창출하며 성장했다. 그러나 소자 크기의 감소는 영원히 지속될 수 없다. 소자가 ‘분자 크기’라는 궁극의 한계에 다가갈수록 노광(EUV)*, 식각(Etch)* 등에서 각종 제조 비용 상승이 발생하는데, 이는 소자 미세화를 통한 경제적 이익을 상쇄하고 넘어선다.

▲ 공정 미세화가 더는 비용 절감을 가져오지 않는다. (출처: International Business Strategies, Inc.)

그동안의 반도체 기술은 이 미세화를 중심으로 발전해 왔다. 반도체는 부품이다. 시스템이 원하는 특성을 가져야만 한다. 과거 PC가 반도체의 주시장이었을 때, CPU*/GPU*(로직회로)나 D램*(주메모리) 등은 미세화 공정을 활용해 원하는 특성(속도, 용량)을 달성할 수 있었다.

소자 미세화를 통한 반도체의 성능 향상, 전력 감소, 용량 증가는 새로운 시스템을 등장하게 했는데, 이는 다시 반도체 주력 시장의 변화를 이끄는 선순환을 만들어냈다. 특히 소비 전력 감소는 모바일 시장의 개화를 견인했다. 모바일은 저전력과 함께 작은 공간 안에 다양한 기능을 통합한 반도체를 요구했고, 이는 업계의 또 다른 도약을 이끌었다. TSMC의 InFO* 같은 어드밴스드 패키징 기술의 등장이었다[관련기사].

뒤이어 부상한 시스템은 인공지능(AI)을 비롯한 고성능 컴퓨팅(HPC)이다. 이 시장은 반도체에 새로운 차원의 변화를 요구했다. 바로 거대언어모델(LLM)*의 구현이다. LLM의 엄청난 데이터를 학습하고 처리하기 위해 반도체는 병렬 연산과 더불어 조 단위 파라미터*를 변경·저장하는 작업을 수시로 할 줄 알아야 했다.

▲ 새로운 시스템이 출연하며 반도체의 변화를 요구하고 있다.

이렇게 진화하는 반도체의 요구사항을 충족하기 위해서는 기존 칩들이 갖고 있던 기능들의 분해와 재조립이 필요하다. 고전적인 방법은 땅을 넓히고(다이* 사이즈 증대), 반도체 전공정(Front End Process)을 이용해 그 안에 모든 기능을 다 넣어 단일 칩(모놀리식 디자인)을 제작하는 것이다.

그러나 이 같은 방법은 경제적 문제가 있다. 반도체 제조에서 다이가 커지면 한 웨이퍼에 만들 수 있는 칩의 수가 줄어 수익성이 낮아진다. 이와 함께 큰 다이로 인해 수율이 감소하고, 이것이 초래하는 비용도 떠안아야 한다[관련기사].

▲ 칩렛의 개념

이러한 환경에서 제안된 방식이 칩렛 디자인(이하 칩렛)이다. 사전적 정의로 칩렛은 큰 반도체 칩을 기능별로 여러 개의 작은 조각(소형 칩)으로 나눈 것이다. 각각의 칩렛이 연산, 저장, 입출력(I/O)* 등 특정 기능을 전담하고, 이러한 조각을 한데 모아 패키징(조립)해 하나의 완성된 시스템 칩처럼 동작하게 하는 것이다.

이는 기존 멀티 칩 모듈(Multi-Chip Module, MCM)과 유사한 측면이 있지만, MCM은 여러 개의 독립적인 단위 칩들이 각자 모든 기능을 포함해 개별적으로 동작하도록 구성된 반면, 칩렛은 각 구성 요소가 독립적으로 동작할 수 없다는 핵심적인 차이가 있다.

예를 들어, MCM 방식의 CPU는 4개의 다이가 각각 연산 코어와 I/O 등을 포함해 독립적으로 기능할 수 있지만, 칩렛 방식에서는 연산을 담당하는 CPU 다이와 외부 입출력을 담당하는 I/O 다이가 물리적으로 분리되어 반드시 함께 통합되어야 하나의 완전한 프로세서로서 동작한다.

비용 효율을 강점으로 성장한 칩렛과 표준화를 위한 노력

이론상 칩렛으로 제조했을 경우, 작은 칩렛들은 작은 다이로 만들기에 수율에서 이점을 갖는다. 또한, 칩 내 각각의 기능을 3nm*(나노미터), 7nm, 14nm, 32nm 등 다른 기술 노드에서 만들 수 있다. 하나의 다이에 넣어 만들 때처럼 최첨단 공정을 사용해 비싼 비용을 지불해야 하는 문제를 피할 수 있다. 예를 들어, 고성능이 요구되는 CPU 연산 코어(로직회로)는 최신 3nm 공정을 적용하고, 상대적으로 공정 노드에 덜 민감한 S램*이나 아날로그 회로는 기존 7nm 공정을 적용해 전체 칩의 생산 원가를 크게 낮출 수 있다.

칩렛 설계의 경우 반도체 설계자들이 ‘레고 블록’처럼 다양한 IP* 블록을 조립하고 통합할 수 있게 해, 각 IP 블록을 독립적으로 설계하고 검증할 수 있도록 한다. 이는 전체 칩을 재설계하는 데 드는 시간과 비용을 획기적으로 줄여준다. 특정 기능의 업그레이드나 변경이 필요할 때는 해당 칩렛만 교체하면 되므로, 개발 효율성도 크게 향상된다.

이는 마치 몇 년 전 ‘구글폰 아라 프로젝트’와 유사한 맥락이다. 구글은 각각 표준화된 모듈로 만들어진 스마트폰의 AP*, 메모리, 통신 모듈, 카메라 등을 조립해 폰을 구성하고, 필요에 따라 느려진 AP나 용량이 커진 메모리만 교체해 사용할 수 있도록 시도한 바 있다. 칩렛 역시 필요한 IP들을 재사용할 수 있도록 기능을 모듈화 하는 개념이다.

▲ 칩렛과 비슷한 방식의 모듈형 스마트폰

이와 같이 칩렛은 수율 향상, 비용 효율적·최적 공정 적용, 기존 칩렛 재사용 등으로 생산 효율을 높이고 전체 비용을 절감하게 해준다.

그러나 이를 실현하기 위해서는 여러 칩렛 간 원활한 소통이 필요하다. 칩렛은 다양한 기원, 사양, 설계를 가진 개별 기능 블록을 하나의 시스템으로 통합하는 방식이므로, 이들 간 원활한 통신과 호환성을 보장하는 것이 매우 중요하다.

이는 단순한 물리적 연결을 넘어, 프로토콜 스택*과 소프트웨어 모델에 이르는 전반적인 통합을 요구한다. 만약 표준화된 인터페이스*가 없거나, 각 칩렛 공급업체가 독자적인 방식을 고수한다면, 칩렛의 핵심 이점인 다중 공급업체 활용 및 설계 유연성이 크게 떨어질 수 있다. 이를 위해 업계 전반의 지속적인 협력 및 표준을 준수하려는 노력이 필수적이다.

실제로 반도체 산업 내에서는 칩렛 기반 시스템을 성공적으로 구현하기 위한 전례 없는 수준의 협력이 펼쳐지고 있다. 표준화를 향한 노력도 활발히 진행 중이다. 칩렛 기술의 목표는 여러 공급업체의 구성 요소를 하나의 패키지로 통합하는 것이다. 때문에 서로 다른 기업이 만든 칩렛이 원활하게 통신하고 호환될 수 있도록 공통의 표준이 마련돼야 한다.

2022년 SK하이닉스를 비롯해 AMD, Arm, ASE, TSMC, 구글 클라우드, 메타, 마이크로소프트, 삼성전자, 인텔, 퀄컴 등 반도체 산업의 주요 기업들은 ‘범용 칩렛 인터커넥트 익스프레스 컨소시엄(Universal Chiplet Interconnect Express Consortium, UCIe)’을 발족했다. 이 컨소시엄의 핵심 목표는 다이 투 다이(Die-To-Die, D2D) 상호 연결을 표준화하고 개방형 칩렛 생태계를 조성하는 것이다.

UCIe 1.0 규격은 물리적 계층, 프로토콜 스택(기존 PCIe* 및 CXL* 활용), 소프트웨어 모델 및 규정 준수 테스트를 포함해 완전히 표준화된 D2D 상호 연결을 제공한다. 이를 통해 서로 다른 회사에서 만든 칩렛도 공통 규격만 맞으면 하나의 시스템처럼 통신할 수 있게 된다. 이러한 표준화의 목적은 우리가 다양한 칩을 PCB에 꽂아 시스템을 만드는 것처럼, 칩 제작도 궁극적으로는 ‘플러그 앤 플래이(Plug & Play)’ 방식의 조립형으로 바꾸는 데 있다.

UCIe 1.0 발표 후에도 표준은 진화하고 있다. 2023년에는 1.1 버전, 2024년에는 3D 적층까지 고려한 2.0 버전에 이어, 2025년 8월에는 초당 64기가트랜스퍼(GT/s)에 달하는 데이터 전송 속도를 비약적으로 향상시킨 UCIe 3.0 표준을 공개했다.

칩렛 발전을 위해 해결해야 할 기술적 도전 과제

이렇게 매력적인 칩렛을 더욱 발전시키기 위해서는 극복해야 할 기술적 도전 과제가 몇 가지 있다.

▲ 전기적 연결점(I/O) 역할을 하는 범프의 밀도

첫째로 각각의 칩렛을 높은 전기적 연결점(I/O)을 통해 결합해야 하는 점이다. I/O의 증가는 칩렛 설계에 높은 자유도를 줄 수 있다. 전공정을 통해 하나의 칩으로 만들 경우, 각 기능은 BEOL(Back-End Of Line) 인터커넥트*로 연결되고 그 밀도는 리소그래피*에 의해 결정된다. 반면, 칩렛으로 분리했을 때, 각 칩렛의 전기적 연결은 배치 설계(Placement)의 정밀도에 의해 결정된다.

모바일과 AI 시장이 커지며 급격히 주목받고 있는 어드밴스드 패키지기술은 바로 이러한 I/O 밀도를 높이며, 여러 종류의 칩을 결합하는 데 초점을 맞추고 있다[관련기사]. 특히 하이브리드 본딩 등 다양한 어드밴스드 패키징 기술은 제조 공정 단계가 늘고 비용이 증가할 수 있지만, 그만큼 고도화된 경쟁력을 제공한다. 이 가운데, 생산 난도 향상 및 수율 감소 문제를 극복할 수 있는 새로운 칩렛 접합 소재 및 공법 개발도 요구되고 있다. 결과적으로, 초기의 높은 비용을 얼마나 빠르게 최적화하느냐가 향후 경쟁력의 핵심이 될 것이다.

▲ 칩렛을 구현하기 위해서는 다양한 협업이 필요하다.

둘째로 칩을 여러 조각으로 나누면 각각의 인터페이스와 호환성을 설계해야 한다. 칩렛 간 신호, 전원, 클럭*을 정확히 맞춰야 하므로 단일 칩보다 공학적 고려사항이 늘고 설계 난도가 높아진다.

또, 칩렛 간 데이터 이동은 같은 다이 내부의 연결만큼 빠르고 효율적이지 못하다. D2D 통신은 아무리 가까워도 단일 칩 내부의 트랜지스터 연결보다 지연(Latency)이 크고 전력 소모가 높다. 특히 실시간 반응이 중요한 작업에서는 칩렛 사이 연결 최적화가 매우 중요하다. 뿐만 아니라, 칩렛 간 통신을 위해 I/O에 추가적인 면적과 전력, 비용 등을 소모할 수밖에 없다. 따라서 칩렛을 지나치게 작게 만들면 오히려 효율성이 떨어진다. 그러므로 칩렛의 적정 크기와 개수를 결정하는 설계 방법론도 숙제로 남아 있다. 그래서 이러한 전체적 최적화를 도와줄 EDA(전자설계자동화) 툴의 발전과 새로운 설계 기법이 요구된다.

이 밖에도 양품 칩렛 선별을 위한 테스트의 복잡성, 열 방출 관리, 전력 분배 등 칩렛의 공정과 설계를 위한 다양한 기술적 해결책이 필요하다. 이처럼 칩렛의 전면적인 구현을 위해서는 설계와 제조 공정 양쪽에서의 긴밀한 협업이 중요하다.

칩렛 기술은 AI 시장의 발전과 함께 반도체 산업의 구조를 다시 만들고 있다. 지금까지 반도체 산업을 상징했던 설계, 팹(FAB), ATP(Assembly, Testing and Packaging) 체제의 개편을 요구한다. 팹 이후 순차적으로 이뤄지는 ATP가 아닌 팹과 테스트(Test), 어드밴스드 패키징이 동시에 이루어지며 기존 산업 구조를 재정의하게 만들고 있다. 또 어드밴스드 패키징의 발전은 이러한 경계를 모호하게 만든다.

최근 TSMC의 CoWoS*, SoIC*는 새로운 칩렛 설계를 가능케 했다. AMD와 엔비디아의 AI 및 HPC 제품은 실리콘 인터포저* 위에 여러 칩을 놓고 하나의 패키지로 만드는 방식인 TSMC CoWoS 플랫폼 위에서 구현됐다. 이때, SK하이닉스는 대역폭이 극대화된 메모리(HBM)를 제공하여 이 제품을 완성시키고 있다. 또한 HBM 성능 극대화를 목표로 CoWoS 공정 기술을 TSMC와 함께 고도화하고 있기도 하다[관련기사]. 칩렛은 이러한 기술적 노력들을 바탕으로 한걸음씩 진화를 거듭하는 중이다.

이처럼 칩렛 기술은 단순히 비용을 절감하기 위해 제안된 방법을 넘어 반도체 산업 전반의 구조를 바꾸어 가고 있다. AI 시대를 맞아 웨이퍼 위 다이 안의 소자 수를 증가시키는 고전적인 ‘무어의 법칙’을 넘어서, 시스템 단위 면적 위에 소자 수를 증가하는 새로운 ‘무어의 법칙’을 이끌어 가는 기술이 되고 있다.

※ 본 칼럼은 AI/반도체에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.

SK하이닉스가 지난 9일부터 11일까지(미국시간) 미국 캘리포니아주 산타 클라라(Santa Clara)에서 열린 AI Infra Summit 2025에 참가해 차세대 AI 메모리 ‘AiM*’ 기반 설루션을 선보이며 미래 AI 서비스를 선도할 기술력을 입증했다.

* AiM(Accelerator-in-Memory): SK하이닉스의 PIM 반도체 제품명, GDDR6-AiM이 이에 포함됨

▲ AI Infra Summit 2025 SK하이닉스 부스

AI Infra Summit 2025는 글로벌 AI 업계의 주요 기업과 연구 그룹이 최신 하드웨어(Hardware)와 소프트웨어(Software) 인프라 기술을 공유하고 시연하는 자리다. 기존의 AI Hardware & Edge AI Summit을 리브랜딩한 행사로, ‘Powering Fast, Efficient & Affordable AI(빠르고, 효율적이며, 경제적인 AI 구현)’란 슬로건 아래 3,500명 이상의 전문가와 100여 개 글로벌 기업이 참여했다.

SK하이닉스는 골드 스폰서로 참가해 PIM* 기술 기반의 AiM을 이용한 설루션을 집중적으로 선보였다. 부스는 ‘Boost Your AI: AiM is What You All Need(당신의 AI를 강화하라: AiM이 바로 해답이다)’라는 주제로 구성됐으며, AiMX* 카드 4개와 엔비디아(NVIDIA) H100 GPU 2개가 장착된 슈퍼마이크로 서버(Supermicro SYS-421GE-TNRT3)를 기반으로 라이브 데모가 진행됐다. 방문객들은 실제 환경에서 시스템 성능을 직접 체험하며 AiM 제품의 기술력과 차별성을 확인했다.

* PIM(Processing-In-Memory): 메모리 반도체에 연산 기능을 더해 인공지능(AI)과 빅데이터 처리 분야에서 데이터 이동 정체 문제를 풀 수 있는 차세대 기술

* AiMX(AiM based Accelerator): GDDR6-AiM 칩을 사용해 대규모 언어 모델(Large Language Model, 대량의 텍스트 데이터로 학습하는 인공지능으로 챗GPT가 이에 해당)에 특화된 SK하이닉스의 가속기 카드 제품

▲ SK하이닉스가 전시한 AiM 솔루션 데모

데모의 핵심은 LLM* 서비스에서 발생하는 메모리 월* 현상의 해소였다. 기존 GPU 단독 시스템은 컴퓨트 바운드* 연산과 메모리 바운드 연산*을 모두 GPU에서 처리한다. 이는 시스템에 대한 사용자의 요청이 증가하고 각 요청의 문맥이 길어질수록 효율성이 떨어지는 문제로 이어진다. 그에 비해 AiMX 기반의 디스어그리게이티드 시스템*은 메모리 바운드 연산을 AiMX에서 분담해, GPU가 연산 성능에 집중할 수 있도록 설계됐다. 때문에 더 많은 요청을 동시에 처리할 수 있으며, 긴 문맥도 안정적으로 다룰 수 있다.

* LLM(Large Language Model-대규모 언어 모델): 방대한 데이터를 학습해 자연어를 이해하고 생성하는 인공지능 모델

* 메모리 월(Memory Wall): 데이터 처리 속도에 비해 메모리 접근 속도가 느려 발생하는 성능 한계

* 컴퓨트 바운드(Compute-bound): 연산 능력이 전체 처리 속도를 결정하는 상태

* 메모리 바운드(Memory-bound): 메모리 접근 속도가 전체 처리 속도를 결정하는 상태

* 디스어그리게이티드 시스템(Disaggregated System): 서로 다른 종류의 프로세싱 유닛(Processing Unit)으로 시스템을 구성해 연산 작업을 이원화하는 구조

▲ AI Infra Summit 2025에서 소개된 SK하이닉스의 AiMX 제품

▲ AI Infra Summit 2025에서 소개된 SK하이닉스의 AiM 칩

▲ AI Infra Summit 2025에서 소개된 SK하이닉스의 AiMX 카드

회사는 소프트웨어 측면에서의 개선도 선보였다. AI 서비스 개발에 널리 사용되는 프레임워크 vLLM*을 활용해 AiM 기반 설루션의 기능을 강화했으며, 복잡한 추론 과정을 거치는 리즈닝 모델*에서도 긴 토큰 생성을 안정적으로 지원한다.

이러한 설계 및 최적화 덕분에 AiM 기반 설루션은 LLM 서비스 운영에서 발생하는 비용, 성능, 전력 소모 문제를 동시에 개선하며 GPU 단독 시스템 대비 운영비 절감 효과도 제공할 수 있다.

* vLLM(Virtual Large Language Model): 대규모 언어 모델 추론을 최적화하고 성능을 높이는 AI 프레임워크

* 리즈닝 모델(Reasoning Model): 단순 응답을 넘어 논리적 추론을 수행하는 고급 AI 모델

▲ AI Infra Summit 2025에서 발표를 진행하는 SK하이닉스 임의철 부사장(Solution AT 담당)

행사 둘째 날에는 SK하이닉스 임의철 부사장(Solution AT 담당)이 ‘Memory/Storage: Crushing the token cost wall of LLM service: Attention offloading with PIM-GPU heterogeneous system(LLM 서비스의 토큰 비용 벽을 허무는 메모리·스토리지 혁신: PIM-GPU 이기종 시스템의 Attention offloading*)’을 주제로 발표를 진행했다. 임 부사장은 LLM 서비스의 토큰 처리 비용을 획기적으로 줄일 수 있는 새로운 접근법을 공유하며, AI 메모리 기술이 산업 혁신의 동력이 될 수 있음을 강조했다.

* Attention offloading: LLM이나 트랜스포머 모델에서 어텐션 연산의 일부를 메모리 외부 장치로 분산하거나 캐싱하여, GPU나 메인 메모리의 부담을 줄이는 기술

SK하이닉스는 “이번 행사는 하드웨어부터 데이터센터, 엣지 AI까지 확장된 AI 인프라의 현주소를 보여준 자리였다”며 “회사는 앞으로 차세대 AI 메모리 설루션을 통해 미래의 AI 서비스가 직면한 과제를 풀어낼 수 있는 기술력을 지속적으로 선보이겠다”고 밝혔다.

▲ SK하이닉스 미래포럼 현장

SK하이닉스가 지난 11일 경기 이천캠퍼스에서 ‘AI 시대, First Mover로서의 기술적 도약과 Paradigm 변화’라는 주제로 2025 SK하이닉스 미래포럼(이하 미래포럼)’을 열었다.

미래포럼은 글로벌 AI 시장의 트렌드와 변화를 조망하고 SK하이닉스 반도체 기술의 발전 방향을 논의하는 자리로, 회사의 미래 준비 역량을 강화하고 구성원이 빠르게 변화하는 AI 기술 흐름을 이해하며 향후 전략을 함께 탐색할 수 있는 자리이다. SK하이닉스는 작년에 이어 올해에도 미래포럼을 개최하며 연속성 있는 미래 준비에 대한 강한 의지를 보여주고, 전 구성원이 미래 기술에 대한 지식과 통찰력을 갖출 수 있도록 공유와 소통의 장을 지속적으로 마련해 나갈 것이라고 전했다.

이번 미래포럼에는 주요 경영진과 국내외 주요 대학 교수진 및 비즈니스 파트너가 참석해, 메모리·시스템 분야를 넘어 AI 모델과 서비스, 차세대 메모리 기술, 첨단 패키징 기술 등에 대해 열띤 토론을 펼치며 지식과 인사이트를 공유했다. 또, 온·오프라인으로 행사에 참석한 SK하이닉스 구성원은 빠르게 변화하는 AI 기술의 흐름을 체감하고, 앞으로 나아가야 할 기술 전략에 대해 논의하는 등 의미 있는 시간을 가졌다.

▲ SK하이닉스 미래포럼의 포문을 연 곽노정 대표이사 사장(CEO)

영상을 통해 미래포럼의 포문을 연 곽노정 대표이사 사장은 “SK하이닉스 미래포럼은 미래를 향한 깊이 있는 고민과 논의의 장이 필요하다는 갈증 속에서 시작되었다”며, “AI 모델, 인프라, 응용 서비스 등 AI 밸류 체인(Value Chain) 전체를 아울러 국내외 석학과 비즈니스 파트너와 함께 논의하며 입체적이고 살아있는 지혜를 구하고자 한다”고 밝혔다. 또, “기술, 비즈니스 모델, 일하는 방식까지 포괄해 ‘지속 가능한 First Mover가 되기 위한 SK하이닉스만의 딥 시퀀스(Deep Sequence)’를 설계하고 실행해야 한다”고 강조했다.

▲ SK하이닉스 미래포럼 오프닝 스피치를 진행하는 안현 개발총괄 사장(CDO)

이어 무대에 오른 안현 개발총괄 사장(CDO)은 “빠른 변화의 물결 속에서 기술과 비즈니스 모델, 그리고 일하는 방식 전반에 걸친 총체적 혁신을 통해 새로운 길을 열어가야 한다”고 말했다. 또한 “각 주제마다 조직의 경계를 넘어 내외부 전문가들이 함께 모여 기술의 변화와 허들을 극복할 방안을 치열하게 논의했고, 그 결과로 얻은 통찰을 미래포럼을 통해 공유하고자 한다”며 “기존의 틀을 잠시 내려놓고 새로운 관점과 아이디어들을 연결하는 시간을 되길 바란다”고 당부했다.

다양한 세션 속 심층 토의… 함께 그린 차세대 AI 비즈니스

▲ (앞장부터)주제 발표를 진행하는 UCSD 컴퓨터공학과 Jishen Zhao 교수, NVIDIA Dan Ernst 수석 디렉터와 SK하이닉스 강욱성 부사장(차세대PP&E 담당)

▲ (앞장부터)주제 발표를 진행하는 UCSD 컴퓨터공학과 Jishen Zhao 교수, NVIDIA Dan Ernst 수석 디렉터와 SK하이닉스 강욱성 부사장(차세대PP&E 담당)

▲ (앞장부터)주제 발표를 진행하는 UCSD 컴퓨터공학과 Jishen Zhao 교수, NVIDIA Dan Ernst 수석 디렉터와 SK하이닉스 강욱성 부사장(차세대PP&E 담당)

이날 포럼에서는 총 4개의 아젠다와 2개의 패널 토의가 진행되었다. 첫 번째 아젠다에서는 UCSD 컴퓨터공학과 Jishen Zhao 교수, NVIDIA Dan Ernst 수석 디렉터와 SK하이닉스 강욱성 부사장(차세대PP&E 담당), 임형진 부사장(US AI DC Solutions 담당)이 전문가로 참여하였으며, Jishen Zhao교수, Dan Ernst수석 디렉터, 강욱성 부사장이 <AI 모델의 진화에 따른 우리의 미래 ‘Gen. AI부터 Physical AI, 그리고 그 이후’>를 주제로 발표를 진행했다.

▲ (앞장부터) 주제 발표를 진행하는 서울대학교 이재욱 교수, SK하이닉스 임의철 부사장(Solution AT 담당)

▲ (앞장부터) 주제 발표를 진행하는 서울대학교 이재욱 교수, SK하이닉스 임의철 부사장(Solution AT 담당)

두 번째 아젠다 <AI 혁신을 견인하는 실리콘 르네상스 ‘AI Memory와 Storage 혁신’>에서는 인공지능 반도체 스타트업 Rebellions 박성현 대표와 KAIST 유회준 교수, 서울대학교 이재욱 교수가 함께 리서치 후 ‘AI 시대, 메모리의 르네상스’의 주제로 서울대학교 이재욱 교수가 대표 발표를 진행하였으며, SK하이닉스 임의철 부사장(Solution AT 담당)이 ‘Memory & Storage Solution For AI Era’의 주제로 발표를 진행했다. 본 아젠다에서는 AI 알고리즘 및 시스템의 최신 트렌드와 해결 과제에 대한 설루션을 제안하며, AI 시대를 이끌어 갈 수 있는 풀 스택 메모리 & 스토리지(Full Stack Memory & Storage) 설루션을 제공해 나갈 것을 선언했다.

▲ 주제 발표 후 패널토의를 진행하는 모더레이터 권언오 부사장(HBM Technology Solution)외 내외부 전문가

▲ 주제 발표 후 패널토의를 진행하는 모더레이터 권언오 부사장(HBM Technology Solution)외 내외부 전문가

▲ 주제 발표 후 패널토의를 진행하는 모더레이터 권언오 부사장(HBM Technology Solution)외 내외부 전문가

이어서 아젠다 1, 2의 전문가들이 함께 무대에 올라 권언오 부사장을 모더레이터로 하여 ‘시장 패러다임 변화와 기술 리더십 경쟁’, ‘기술 난제 극복을 위한 설루션’, ‘5~10년 뒤 변화 예측’을 주제로 패널 토의를 이어갔다. 참석자들은 AI 기술의 진화가 가져올 도전과 기회에 대해 깊이 공감하며, 기술적 난제를 극복하기 위한 혁신적 접근과 협력을 바탕으로 한 시너지 창출의 필요성을 강조했다.

▲ SK하이닉스 미래포럼 오후 개회사를 하는 차선용 미래기술연구원장(CTO)

오후 미래포럼은 SK하이닉스 차선용 미래기술연구원장(CTO)의 개회사로 시작되었다. 차선용 미래기술연구원장은 “AI 모델의 진화와 반도체 기술의 혁신은 더 이상 별개의 이야기가 아닌, 서로의 한계를 확장하며 새로운 가능성을 열어가는 기술적 공생 관계”라고 강조했다. 이어서 “SK하이닉스는 ‘풀 스택 AI 메모리 프로바이더(Full Stack AI Memory Provider)’로서 AI가 필요로 하는 성능을 한발 앞서 예측하고 그 기반을 제공하는 데 집중하고 있다”며, “이는 우리 구성원 모두가 각자의 전문성으로 AI 혁명을 이끌고 있기 때문”이라고 덧붙였다.

▲ (앞장부터)주제 발표를 진행하는 KAIST 유경식 교수와 SK하이닉스 손호영 부사장(Advanced PKG개발 담당)

▲ (앞장부터)주제 발표를 진행하는 KAIST 유경식 교수와 SK하이닉스 손호영 부사장(Advanced PKG개발 담당)

이어진 세 번째 아젠다에서는 KAIST 유경식 교수와 SK하이닉스 손호영 부사장(Advanced PKG개발 담당)이 <빛으로 연결하는 미래 ‘CPO(Co-Packaged Optics) 기술 진화와 메모리 산업의 파급 효과’>를 주제로 발표를 진행했다. Si Photonics 기술의 동향과 주요 기술 유형 검토 결과를 공유하고, 이를 메모리 시스템 내부와 주변에 어떻게 적용할 수 있을지 검토했다. 또한, 각 응용 분야별로 필요한 기술을 점검하고, Architecture, Design, Device, Package 관점에서 앞으로 어떤 준비가 필요한지 제시했다.

▲ (앞장부터) 주제 발표를 진행하는 KAIST 이태억 명예교수와 장영재 교수, SK하이닉스 박상범 부사장(양산기반기술 담당), 정유인 부사장(MES 담당)

▲ (앞장부터) 주제 발표를 진행하는 KAIST 이태억 명예교수와 장영재 교수, SK하이닉스 박상범 부사장(양산기반기술 담당), 정유인 부사장(MES 담당)

▲ (앞장부터) 주제 발표를 진행하는 KAIST 이태억 명예교수와 장영재 교수, SK하이닉스 박상범 부사장(양산기반기술 담당), 정유인 부사장(MES 담당)

▲ (앞장부터) 주제 발표를 진행하는 KAIST 이태억 명예교수와 장영재 교수, SK하이닉스 박상범 부사장(양산기반기술 담당), 정유인 부사장(MES 담당)

네 번째 아젠다에서는 KAIST 이태억 명예교수와 장영재 교수, SK하이닉스 박상범 부사장(양산기반기술 담당), 정유인 부사장(MES 담당)이 <미래를 위한 Factory Intelligence ‘우리는 준비됐는가?’>라는 주제로 발표를 진행했다. 스마트 팩토리가 지향하는 목표와 앞으로 일어날 일하는 방식의 변화를 제시하고, 스마트 팩토리의 최고 단계인 Autonomous FAB 준비 현황과 핵심 기술, 그리고 예상되는 주요 과제를 공유하며 이를 극복하기 위해 필요한 기술적·조직적 협업의 중요성을 강조했다.

▲ (앞장부터) 발제를 진행하는 Furiosa AI 백준호 대표와 BCG 박성훈 대표, KAIST(파네시아) 정명수 석좌교수(대표), 모더레이터 이세호 부사장(미래메모리연구)외 내외부 전문가

▲ (앞장부터) 발제를 진행하는 Furiosa AI 백준호 대표와 BCG 박성훈 대표, KAIST(파네시아) 정명수 석좌교수(대표), 모더레이터 이세호 부사장(미래메모리연구)외 내외부 전문가

▲ (앞장부터) 발제를 진행하는 Furiosa AI 백준호 대표와 BCG 박성훈 대표, KAIST(파네시아) 정명수 석좌교수(대표), 모더레이터 이세호 부사장(미래메모리연구)외 내외부 전문가

▲ (앞장부터) 발제를 진행하는 Furiosa AI 백준호 대표와 BCG 박성훈 대표, KAIST(파네시아) 정명수 석좌교수(대표), 모더레이터 이세호 부사장(미래메모리연구)외 내외부 전문가

▲ (앞장부터) 발제를 진행하는 Furiosa AI 백준호 대표와 BCG 박성훈 대표, KAIST(파네시아) 정명수 석좌교수(대표), 모더레이터 이세호 부사장(미래메모리연구)외 내외부 전문가

이어진 두번째 패널 토의는 ‘First Mover의 mindset과 Biz. Paradigm의 변화’에 대한 인사이트를 공유하는 자리로 구성되었다. 이 자리에는 Furiosa AI 백준호 대표와 BCG 박성훈 대표, KAIST(파네시아) 정명수 석좌교수(대표), SK하이닉스 이세호 부사장(미래메모리연구 담당), 김원호 팀장(경영기획), 민승기 팀장(R&D전략), 최원하 팀장(차세대PP&E), 김용기 전문강사(SKHU Faculty)가 참여했다.

▲First Mover의 생존 전략: 비즈니스 패러다임 전환의 실제 ▲패러다임 파괴자의 플레이 북: 우리는 어떻게 새로운 판을 짜는가 ▲차세대 비즈니스 패러다임을 여는 기술의 진화를 주제로 외부 전문가 3인의 발제 후, ‘First Mover의 정의’, ‘First Mover로 나아가기 위한 SK하이닉스의 저력’, ‘지속가능한 First Mover가 되기 위한 Do & Don’t’, ‘기존 Biz.와 Customized Biz의 차이점’, ‘고객가치추구형 Customized Biz를 위해 각자 위치에서 해야 할 일과 변화 예측’을 주제로 토론이 진행되었다.

▲ SK하이닉스 미래포럼에서 폐회사를 하고 있는 SKHU 홍상후 총장

포럼은 SKHU 홍상후 총장의 폐회사로 마무리됐다. 홍 총장은 “미래포럼을 통해 ‘First Mover’의 진정한 의미를 되새기며, 남들이 보지 못하는 가능성에 과감히 도전하고 누구도 가보지 않은 길을 개척해 새로운 비즈니스와 기술의 지평을 열어 업계와 세상을 더 밝게 이끌어 가야 할 우리의 역할과 책임을 다시 한번 확인했다”고 전하며, “오늘의 포럼은 끝이 아니라 새로운 패러다임을 여는 시작점이며, 우리 모두가 ‘First Mover’로서 새로운 미래를 함께 만들어 가야 한다”고 강조했다.

철저한 준비와 구성원 참여로 완성한 포럼, 차세대 전략으로 이어가다

▲ SK하이닉스 미래포럼에서 내외부 전문가들이 구성원과 함께 미래 AI 시대에 대해 이야기하고 있다.

▲ SK하이닉스 미래포럼에서 내외부 전문가들이 구성원과 함께 미래 AI 시대에 대해 이야기하고 있다.

▲ SK하이닉스 미래포럼에서 내외부 전문가들이 구성원과 함께 미래 AI 시대에 대해 이야기하고 있다.

SK하이닉스는 올해 초부터 미래포럼 준비를 시작해 C-Level 및 탑팀(Top Team)들의 토론을 거쳐 아젠다를 확정했으며, 총 5개월간 내외부 전문가의 치열한 스터디와 토론을 진행했다. 또, 아젠다 별로 국내외 최고 전문가를 섭외하고, 사내 유관 분야 전문가들이 함께 모여 지식과 경험을 융합한 인사이트를 도출하도록 했다.

SK하이닉스는 이번 미래포럼을 통해 얻은 양질의 지식과 통찰을 전 구성원에게 공유하고, SKHU 커리큘럼에도 적극 반영해 구성원 역량을 강화하고 지속적인 연구·개발을 통해 미래 반도체 시장 리더십을 이어갈 계획이라고 밝혔다.

소자 직무는 이러한 전류의 길을 설계하고 최적화하는 일을 맡는다. 이를 통해 반도체 개발의 출발점에서 제품이 안정적으로 작동할 수 있는 기반을 마련하고, 성능을 끌어올리는 핵심 역할을 담당한다.

뉴스룸은 SK하이닉스 대학생 앰버서더(이수인, 방승현)와 함께 SK하이닉스 백은우 TL(NAND Cell Device팀) 김상덕 TL(NAND CA팀)을 만나, 소자 직무가 현업에서 어떤 업무와 역할을 수행하는지, 그리고 그 안에 담긴 기술적 가치와 인재상은 무엇인지에 대해 이야기 나누었다.

반도체의 성능과 신뢰성을 결정짓는 핵심, 소자

▲ (왼쪽부터) 분석실에서 소자 직무를 체험하고 있는 방승현 앰버서더, 이수인 앰버서더, 백은우 TL,김상덕 TL,

▲ (왼쪽부터) 분석실에서 소자 직무를 체험하고 있는 백은우 TL, 방승현 앰버서더, 김상덕 TL, 이수인 앰버서더

소자 직무는 메모리 셀과 주변 회로의 전기적 특성을 설계하고, 공정 조건을 최적화하여 반도체의 성능과 신뢰성을 확보하는 업무를 맡고 있다.

반도체의 기본 단위인 소자는 전류의 흐름, 속도, 전력 소모에 직접적인 영향을 미친다. 따라서 소자 직무는 반도체 개발의 출발점에서 핵심적인 역할을 맡는다. 이를 건물 시공에 비유하면, 설계도를 현실로 구현하기 위해 최적의 재료와 공법을 적용하고, 시공 과정에서 발생하는 문제를 해결해 건물이 온전히 기능하도록 책임지는 일에 가깝다.

이와 같이 소자 직무는 설계와 공정을 잇는 가교 역할을 한다. 설계에서 정의한 회로 동작이 실제로 구현 가능한지 검토하고, 공정 단계에서 발생할 수 있는 전기적 변화를 분석해 보완책을 마련한다. 또한, 문제의 원인이 설계인지 공정인지, 혹은 소자 자체의 물리적 한계인지 등을 규명하는 과정에서 다양한 직무와의 유기적으로 협력하기도 한다.

세부 직무는 크게 네 가지 축으로 나뉜다. PI(Process Integration)는 설계와 공정을 연결하며 개발 기준을 수립하고 전체 공정 관리를 총괄하는 컨트롤 타워 역할을 맡는다. Device는 소자의 전기적 특성을 개선하고, 스케일링 한계와 신뢰성 문제를 해결하기 위한 연구를 수행한다. CA(Characterization Analysis)는 칩 단위에서 특성과 신뢰성을 검증하며, FA(Failure Analysis)는 불량 원인을 규명하고 개선 방향을 제시한다.

이 밖에도 TCAD/Modeling*을 통해 소자의 동작을 시뮬레이션하고, 정전기 방전에 대비한 보호 소자(ESD) 개발, 회로 레이아웃 검증(LDR), 장기 신뢰성 평가(Reliability), 차세대 메모리 기술 연구(Revolutionary Memory) 등 다양한 세부 분야가 함께 소자 직무를 뒷받침한다.

* TCAD(Technology Computer-Aided Design)/Modeling: 반도체 소자의 구조와 동작을 컴퓨터로 모사·예측하는 시뮬레이션 기법

소자는 이런 인재를 찾는다

▲ 분석실에서 소자 직무에 대해 설명하고 있는 백은우TL(앞장), 김상덕 TL(뒷장)

소자 엔지니어는 반도체가 안정적으로 개발되고 양산될 수 있도록 전 과정을 관리하고 감독하는 역할을 한다. 따라서 다양한 직무의 지식을 폭넓게 이해하면서도, 동시에 깊이 있는 전문성을 갖추는 것이 중요하다.

이 과정에서 요구되는 역량은 명확하다. 반도체 물리와 전자기학에 대한 탄탄한 이해를 바탕으로, 전기적 데이터를 정밀하게 해석하는 능력과 문제를 논리적으로 해결할 수 있는 사고력이 필수다.

또한 소자 엔지니어는 소자의 물성을 기반으로 설계와 공정 과정에서 발생하는 다양한 문제의 원인을 파악하고 해결해야 한다. 이를 위해 설계·공정·테스트 조직과 긴밀히 협업해야 하며, 원활한 소통 능력 또한 중요한 자질로 꼽힌다.

SK하이닉스의 송상목 TL(Talent Acquisition팀)은 “소자의 미세화가 가속화되면서 신뢰성과 수율 확보가 점점 더 까다로워지고 있다”며, “이 때문에 차세대 소자 연구와 새로운 공정 기술 개발이 활발히 이루어지고 있으며, 소자 엔지니어는 그 중심에서 중요한 역할을 하고 있다”고 설명했다. 이어 “반도체 산업에서 스페셜리스트(Specialist)이자 제네럴리스트(Generalist)로 성장하고 싶다면 소자 직무에 도전해 보길 바란다”고 덧붙였다.

▲ (왼쪽부터) 소자 직무와 관련해 인터뷰를 진행하고 있는 백은우 TL, 김상덕 TL (앞장) 방승현, 이수인 앰버서더(뒷장)

Q. 간단한 자기소개 부탁드립니다.

백은우 TL: NAND Cell Device 팀에서 3D 낸드 플래시의 성능 향상을 위한 선행 기술 연구와 개발을 맡고 있습니다. 제품이 완성되기 전 웨이퍼 단계에서 소자의 전기적 특성을 평가·분석하고, 새로운 구조나 재료 도입 시 발생할 수 있는 전기적 문제를 해석해 개선 방향을 제시합니다.

김상덕 TL: 저는 NAND CA팀에서 칩(Chip)의 특성 분석을 담당하며, 이를 통해 수율과 품질을 확보하고 있습니다. 구체적으로는 칩의 동작을 검증하고 최적화하는 업무, 그리고 품질 테스트에서 불량이 발생했을 때 원인을 분석해 개선책을 마련하는 역할을 맡고 있습니다.

Q. 소자 직무의 핵심 목표는 무엇인가요?

백은우 TL: 소자 직무의 목표는 혁신 기술을 적기에 개발하는 것입니다. 이를 위해서는 실험과 데이터 분석을 기반으로 문제의 원인을 규명하고 개선안을 도출할 수 있는 문제 해결력이 무엇보다 중요하다고 생각합니다.

김상덕 TL: 나아가 고성능 소자를 개발해 생산 효율성을 높이고 시장 경쟁력을 확보하는 것도 중요한 목표입니다. 끊임없는 연구개발을 통한 기술 혁신은 필수이며, 새로운 아이디어와 창의적인 접근 방식으로 문제를 해결할 수 있는 역량도 필요합니다.

Q. 현업에서 가장 많이 고민하는 문제는 무엇인가요?

백은우 TL: 가장 큰 도전은 신기술 도입에 따른 불확실성입니다. 새로운 재료나 구조를 적용하면 예상치 못한 전기적 문제가 발생할 수 있기 때문입니다. 이를 해결하기 위해서 TCAD 시뮬레이션과 협업을 통해 불량 메커니즘을 세우고 검증하는 과정을 거칩니다. 또한 공정·분석 팀과의 긴밀한 커뮤니케이션으로 다양한 시각을 반영해 후속 실험을 설계하며, 최신 논문·특허 분석 등 업계 동향 파악을 통해 방향성과 실현 가능성을 검토합니다.

김상덕 TL: 고성능 제품을 높은 수율로 양산하는 것이 가장 큰 과제입니다. 공정 난이도가 높아질수록 수율 확보가 어렵기 때문에 설계·공정 엔지니어들과 끊임없이 피드백을 주고받고 개선 조치를 마련하고 있습니다.

Q. 소자 직무에서 신입사원에게 기대하는 자질이나 역량은 무엇인가요?

김상덕 TL: 반도체 물리에 대한 기본 이해는 필수입니다. 소자의 전기적 특성을 정확히 알아야 성능 개선을 위한 다양한 시도를 할 수 있기 때문입니다. 또한 어려운 개발 환경 속에서도 포기하지 않고 문제를 해결하려는 끈기와 여러 조직과 긴밀하게 협업할 수 있는 원팀 스피릿 역시 중요합니다.

백은우 TL: 처음 소자 직무로 입사하게 되면, 소자의 전기적 특성 측정과 분석을 맡으며 실무 툴을 익히고, 점차 복잡한 실험을 담당하면서 데이터 해석 능력을 키워가게 됩니다. 기본 이론 지식부터 실험 배경, 실무에 필요한 다양한 스킬까지 배워야 할 것이 많지만 차근차근 습득하며 엔지니어로서 성장하는 모습을 보여주는 것이 중요합니다. 처음에는 모든 것이 낯설고 벅찰 수 있지만 ‘왜 이 데이터를 분석하는가’라는 목적을 잊지 않고 적극적으로 사고하며 업무에 임하는 태도가 필요합니다.

Q. 소자 직무를 꿈꾸는 예비 지원자에게 조언을 해주신다면?

김상덕 TL: 저는 연구실 경험을 통해 소자 직무와 조금 더 가까워질 수 있었는데요. 소자 직무에서 맡고있는 업무들에 대해 많이 알아보고, 나아가 연구실 인턴 등 실무에 가까운 경험을 통해 직접 체험해 본다면 본인과의 적합성을 확인하는 데 큰 도움이 될 것이라고 생각합니다.

백은우 TL: 하나의 반도체 제품이 완성되기까지는, 다양한 부서와의 협업이 필요합니다. 그만큼 직무도 굉장히 세분화 되어있기 때문에, 소자뿐 아니라 여러 직무를 폭넓게 탐색해 보길 권합니다. 그중에서도 왜 소자 직무에 도전하고 싶은지, 자신만의 확실한 동기를 가지는 것이 중요합니다.

SK하이닉스 앰버서더와 함께한 생생한 소자 직무 체험기

반도체 패키징은 단순히 부품을 조립하는 데 그치지 않고, 칩의 성능을 온전히 구현하고 사용 환경에서의 신뢰성을 확보하는 핵심적인 역할을 한다. SK하이닉스는 이러한 패키징의 기술적 중요성을 일찍부터 알아채, 지속적인 R&D 투자와 공정 혁신을 통해 패키징 경쟁력을 강화해 오고 있다. 이에 이번 콘텐츠에서는 반도체 패키징의 정의와 역할, 그리고 주요 공정까지 전반적인 내용을 자세히 살펴봤다. 

패키징이란?

반도체 패키징은 쉽게 말해 ‘칩에 옷을 입히고, 길을 만들어주는 작업’으로, 외부 충격, 열, 습기 등에 매우 민감한 반도체 칩을 안정적으로 감싸 외부 자극으로부터 보호하고 전류가 흐를 수 있는 구조를 형성해 시스템과 전기적으로 연결하는 공정이다. 이러한 패키징 기술은 단순히 칩을 보호하는 개념에서 더 확장돼, 최근에는 반도체의 성능과 수명을 좌우하는 요소이자 제품의 완성도를 결정짓는 핵심 기술로 여겨지고 있다.

예를 들어 온라인 쇼핑몰에서 제품을 구매할 때 완충재로 안전하게 포장된 제품은 운송 과정에서 어떤 충격이 발생해도 손상 없이 배송되지만, 그냥 박스에 아무 조치 없이 제품만 넣어둔 제품은 작은 충격에도 손상되기 쉽다. 반도체 패키징 역시 마찬가지로, 칩의 구조나 기능이 같더라도 어떻게 포장하고 연결하는지에 따라 성능과 수명에 큰 차이가 발생할 수 있다.

패키징의 역할과 중요성

기존 반도체 기술은 회로 선폭을 줄여 ‘더 작고 빠른 칩’을 만드는 데 집중해 왔다. 그러나 단일 칩의 크기를 작게 만드는 것은 기술적 한계에 가까워져, 이제는 단일 칩 안에 모든 기능을 담는 방식보다 여러 개의 칩을 효율적으로 연결하는 방식이 새로운 기술적 방향성으로 떠오르고 있다.

이러한 변화의 중심에 패키징 기술이 있다. 대표적으로 HBM(High Bandwidth Memory)*, 칩렛(Chiplet)* 구조, 2.5D/3D 패키징 등 첨단 기술들은 칩과 칩 사이를 어떻게 연결하는지에 따라 그 성능이 천차만별이다. 패키징은 단순히 보호막을 만드는 데서 더 나아가, 전력을 효율화하고 신호 전달 체계를 최적화하거나 열을 분산하는 등 복합적인 성능 요소까지 아우르는 고난도 기술로 진화하고 있다. 다시 말해 패키징이 반도체 제품의 경쟁력을 좌우하는 핵심 요소로 부상하고 있다는 뜻이다.

* HBM: HBM(High Brandwidth Memory)은 여러 개의 DRAM 칩을 수직으로 쌓고, 그 사이를 관통하는 미세한 연결 구조(TSV, Through-Silicon Via)를 통해 데이터를 빠르게 주고받을 수 있도록 만든 초고속·고대역폭 메모리
* 칩렛(Chiplet): 하나의 큰 반도체 칩을 여러 개의 작은 칩(칩렛)으로 나누어 각각 기능별로 설계·제조한 뒤, 이를 패키징 단계에서 하나로 연결해 작동시키는 모듈형 반도체 설계 방식

패키징 공정, 어떻게 이뤄질까?

패키징은 반도체 제조 공정 중 후공정(Back-end Process)’에 해당된다. ‘전공정(Front-end Process)’에서 만들어진 웨이퍼를 개별 칩으로 자르고, 보호하고, 연결하는 공정들이 모두 후공정에 속한다. SK하이닉스는 패키징 기술을 소개하는 다양한 콘텐츠 시리즈를 통해 전문적인 역량을 선보여 왔으며, 그중 핵심 공정은 아래와 같다.

▲ 패키지 공정 프로세스

1. 래미네이션(Lamination)

웨이퍼 표면에 보호 필름을 부착하여 이후 공정에서 발생할 수 있는 오염이나 물리적 손상을 방지하는 단계이다.

2. 백 그라인드(Back Grind)

웨이퍼의 뒷면을 정밀하게 연마해 두께를 얇게 만드는 공정이다. 제품의 경량화와 고집적화를 위한 필수 과정으로, 패키징 전체 두께를 줄이는 데 기여한다.

3. 웨이퍼 소우(Wafer Saw)

연마가 완료된 웨이퍼를 개별 칩(다이, Die) 단위로 절단하는 과정이다. 레이저 또는 다이아몬드 블레이드를 사용하여 고정밀 절단이 이뤄진다.

4. 다이 어태치(Die Attach)

절단된 칩을 패키지 기판 위에 정밀하게 배치하고 접착하는 단계이다. 접착제 또는 솔더 소재를 이용하여 열전도 및 기계적 고정성을 확보한다.

5. 본딩(Bonding)

칩과 기판 또는 칩과 다른 칩 사이의 전기적 연결을 형성하는 공정이다. 와이어 본딩(Wire Bonding), 플립칩 본딩(Flip Chip Bonding) 등 다양한 방식이 활용된다.

6. 몰드(Mold)

패키지 전체를 에폭시 수지(Epoxy Molding Compound) 등으로 감싸 외부 충격, 습기, 오염 등으로부터 보호하는 단계이다. 패키지의 내구성과 신뢰성을 확보하기 위한 핵심 과정이다.

7. 마킹(Marking)

완성된 패키지 상단에 제품 식별 정보(제조일, 제품 코드 등)를 인쇄하는 단계이다. 자동화된 레이저 또는 잉크 마킹 방식이 주로 사용된다.

8. 솔더볼 마운트(Solder Ball Mount)

패키지 하단에 솔더볼(Solder Ball)을 부착하여, 기판이나 시스템 보드와의 전기적 연결을 준비하는 단계이다. 이 과정을 통해 패키지는 납땜을 통한 최종 조립이 가능해진다. SK하이닉스는 각 공정 단계에 최적화된 자동화 설비와 품질 관리 시스템을 적용해, 패키지의 정밀도와 신뢰성을 극대화하고 있다.

기술 고도화의 핵심, 패키징

지금까지 소개했듯, 패키징 기술은 고집적 메모리, AI 반도체, 고성능 서버용 칩 등 다양한 응용 분야에서 제품 차별화의 중요한 기준이 되고 있다. 이에 SK하이닉스는 HBM, TSV*, Micro Bump*, Fan-Out* 패키징 등 차세대 기술 기반의 패키징 역량을 바탕으로 제품 경쟁력을 확보하고 고객 신뢰를 높이는 데 힘쓰고 있다. 패키징은 그냥 거쳐 가는 반도체의 ‘마지막 단계’가 아닌 ‘성능을 완성하고, 가능성을 확장하는 출발점이자 핵심 기술’로 자리 잡고 있다.

* TSV: TSV는 실리콘 웨이퍼를 수직으로 관통하는 미세한 구멍을 통해 칩 내부 또는 칩 간 신호와 전력을 전달하는 고속 연결 기술
* Micro Bump: 칩과 기판 또는 칩과 칩 사이를 전기적으로 연결하기 위해 사용하는 미세한 납땜 볼(Solder ball)의 일종
* Fan-Out: 반도체 칩 외부에 재배선층(RDL, Redistribution Layer)을 넓게 확장해, 칩보다 더 넓은 면적에 입출력(I/O) 단자를 배치하는 패키징 기술

SK하이닉스 대학생 앰버서더_하닉어사전: 양산기술 P&T

▲ SK하이닉스 대학생 앰버서더 하닉어사전 양산기술 P&T 숏츠 이미지

이번 콘텐츠는 뉴스룸을 통해 공개된 이후 카드뉴스와 숏츠(Shorts) 형태로도 함께 발행된다. SK하이닉스 대학생 앰버서더들이 직접 기획·제작한 이번 시리즈는 자칫 어렵게 느껴질 수 있는 반도체 패키징 관련 내용을 보다 쉽고 흥미롭게 전달하고자 기획돼, 짧은 영상과 시각적인 콘텐츠를 통해 기술적 개념을 친근하게 풀어낼 뿐 아니라 위트 있는 표현과 감각적인 구성으로 정보 전달력도 높였다.

앞으로도 ‘하닉어사전’ 시리즈는 다양한 주제를 중심으로 뉴스룸, SNS 등 여러 채널을 통해 독자들과 꾸준히 소통할 예정이다. 기술을 향한 진입장벽을 낮추고 SK하이닉스의 전문성과 진정성을 널리 알리는 이 여정에 많은 관심과 기대를 부탁한다.