1. 패턴의 크기를 줄이는 방식: 파장과 SPT(Spacer Patterning Technology)

<▲그림1> 파장의 진화: 1980년대 파장 대비 97% 축소

패턴의 크기를 줄이는 방법으로는 파장을 축소하거나, 기술적으로 패턴을 새롭게 찍어내는 방식이 있습니다. 파장 축소는 가장 원초적이고도 효과적인 방식으로, 작은 패턴으로 PR(Photo Resist, 감광액)을 감광시켜 진행합니다. 파장 축소 방식은 1980년대 대비 패턴의 크기를 약 97%를 줄이는 성과를 거둔 매력적인 방식으로써, 앞으로도 활발하게 쓰일 것으로 보입니다.

그 외 스페이서(Spacer, 게이트 단자를 보호하는 절연물질)를 형상화하는 방식인 SPT(Spacer Patterning Technology)를 적용한 DPT(Double SPT), TPT(Triple SPT), QPT(Quadruple SPT) 등의 다양한 방식으로 선폭을 2분의 1, 4분의 1, 8분의 1로 축소해 나가고 있지요. <[반도체 특강] 스페이서(Spacer), 철갑을 두른 게이트> 편 참고

<▲그림2> 채널의 진화: Long Channel 대비 100분의 1배로 축소

채널(Channel)은 소스(Source) 단자에서 드레인(Drain) 단자까지의 물리적인 거리 내에서 형성되는 인버젼 영역(Inversion Area: nMOS인 경우 p-Type에서 n-Type으로 변경)이라고 정의합니다. 반도체 Tech.란 곧 구조적인 채널 길이(Channel length)를 의미하는데, 이는 게이트의 길이와 거의 같으며 배선 시 배선 폭을 뜻하기도 합니다. 일반적으로 이를 선폭이라고 부르지요. 한편 현재의 Tech. 기준은 과거의 S-D(Source-Drain) 거리에만 의존하는 형태가 아니라, FinFET(Fin Field Effect Transistor) 등의 영향으로 구조적인 사항 및 기타 여러 변수를 포함해 그 기준이 매우 복잡해지고 있고, 기업체 별로도 다변화되는 추세입니다.

따라서 전압을 인가했을 때의 실질적인 유효채널(Effective Channel, 물리적인 채널 길이보다는 같거나 짧음)은 소스-드레인 단자의 구조 내에서 형성될 수밖에 없습니다. 소스 단자와 드레인 단자 사이에 놓이는 채널의 길이는 Long(>1μm), Normal, Short(<100nm)로 짧아져 왔습니다. 기능적으로는 전하 캐리어가 건너갈 수 있도록 캐리어와 동일한 Type의 전하들이 모여들어 소스와 드레인을 이어주는 역할을 합니다. TR의 전체 부피가 줄어듦에 따라 채널의 길이가 비례하여 줄어들 때, 축소화로 인해 가장 영향을 많이 받는 부위가 채널입니다. <[반도체 특강] Channel, MOSFET라는 세상의 다리> 편 참고

– 게이트 전압에 의한 채널 생성

nMOSFET에서 게이트 단자에 양전압을 인가할 경우 전계(Electric Field)가 게이트 단자의 하부로 전달됐다가, 게이트 단자 밑 게이트옥사이드(Gate Oxide, 절연막) 내에서는 절연입자들의 쌍극자 현상에 의해 게이트옥사이드 하부로 전달됩니다. 최종적으로 게이트옥사이드와 13족으로 도핑된 실리콘(Substrate)의 경계면까지 전달된 전계는 도핑된 실리콘 내의 전자를 끌어모아 채널을 형성하지요. 이때 채널의 폭이 형성됩니다. <[반도체 특강] 공핍층, 연금술의 결정체> 편 참고

<▲그림3> 드레인 전압에 따라 연동되는 채널의 길이(Channel Length Modulation)

– 유효채널 길이 축소

구조적인 미세화(Shrink)로 인해 소스와 드레인 단자 사이에서 일어나는 가장 뚜렷한 변화는, 3개의 단자에 전압을 인가했을 때 나타나는 유효채널의 길이가 전압치에 의해 변동되는 채널 길이 변조(Channel Length Modulation)가 발생한다는 것입니다(주로 짧아짐).

nMOSFET인 경우 소스/게이트/드레인 전압을 인가하면 소스와 드레인 사이에 채널이 형성되고, 소스/드레인 단자의 소스 정션(Source Junction, Js, 소스 접합면)과 드레인 정션(Drain Junction, Jd, 드레인 접합면)에 결핍영역(Js는 순방향, Jd는 역방향)이 생깁니다. 정상적인 채널 상태라면 결핍영역으로부터 약간의 영향을 받으면서, 채널이 소스 단자에서 드레인 단자에 이르기까지 대부분의 영역에 걸쳐 연결돼야 합니다. 이때 TR의 상태는 Cut-off에서 활성 영역으로 전환된 상태입니다.

하지만 드레인 전압을 더 높이면 TR은 포화영역으로 들어가면서, 전압에 비례해 결핍영역의 범위가 넓어지고, 반대로 하강시킬 경우 결핍영역은 짧아집니다. 이에 따라 유효채널의 길이도 결핍영역이 확장 및 축소되는 것에 반비례해 축소 혹은 확장되지요. 여기서 다루고자 하는 문제는 정상적으로 드레인 전압을 인가하더라도 채널의 물리적 길이가 짧아진 상태에서는 유효채널 길이가 축소되고, 이 채널 길이가 과도하게 짧아짐으로 인해 여러 가지 문제가 발생하기 시작하지요. <[반도체 특강] 사막으로의 여행, 결핍영역> 편 참고

2. 펀치 스루(Punch Through), 통제되지 않고 우회하는 전류

<▲그림4>; 결핍영역의 Reach로 인한 펀치 스루 발생

– 원인

소스 단자와 드레인 단자에 동작전압이 인가되면, 소스와 드레인의 각 정션(Junction)에 결핍영역이 생성됩니다. 이때 드레인의 인가전압이 더 높으므로, Js보다 Jd의 결핍영역이 좀 더 광범위하게 형성됩니다. 드레인 단자에 인가되는 전압이 상승하면 이와 비례해 Js와 Jd의 결핍영역이 더 넓게 퍼집니다. 이때 채널의 길이가 충분하다면 아무리 결핍영역의 폭이 넓어져도 가운데에 채널을 충분히 형성할 수 있으며, 게이트 전압에 의해 통제되는 채널의 온전한 기능으로 TR이 정상적으로 동작하지요.

그런데 소스-드레인 사이의 거리가 충분하지 않으면, 두 결핍영역이 서로 닿게 되어 유효채널이 매우 짧게 형성되거나 거의 형성되지 못합니다. 결국 소스-드레인의 물리적인 거리가 짧을 경우, 양쪽에서 커져 오던 결핍영역끼리 서로 닿게(Reach) 되지요. 이러한 상황에서는 게이트 전압이 인가되지 않아도 드레인 단자의 전압이 높으므로, 소스에서 드레인 쪽으로 결핍영역을 통해 전류가 흐르게 됩니다. Js에서는 순방향 전류(다수 캐리어인 전자)가, Jd에서는 역방향 전류(소수 캐리어인 전자)가 흐르는데, 이 두 전류는 전자의 흐름으로 모두 드레인 단자의 양전압으로 머리를 향하지요. 이러한 전류는 게이트 전압이 통제할 수 없는 전류로써 TR의 On/Off를 교통정리 하는 데 기여하지 못하는 누설전류(Leakage Current)가 되고, 이를 펀치 스루(Punch Through 혹은 Reach Through)라고 합니다.

Long Channel에서의 정상적인 드레인 전류는 게이트 전압에 의해 통제되고, 드레인 전압을 과도하게 증가시켜도 전류가 포화해 더이상 증가하지 않습니다. 그러나 Short Channel(유효채널)에서는 드레인 전압에 비례하여 누설전류가 무한정 이차함수적으로 증가(y=x^2로 증가)하게 되므로, 이때 계속 드레인 전압을 증가시키면 결국 TR이 파괴되거나 동작 불량 혹은 동작 불능 상태가 됩니다.

<그림5> 펀치 스루의 해결방안 2가지

– 해결방안

펀치 스루를 방지하려면, 짧아진 S-D 거리를 늘릴 수는 없고, 특히 Jd의 결핍영역이 형성될 공간을 제한 혹은 막아야 하므로, 내부를 일부 변경해야 합니다. 1) 먼저 소스/드레인 단자 하부에 절연층인 SOI(Silicon On Insulator)를 형성해 소스나 드레인 하부에 결핍영역이 형성되지 못하게 강제로 원천봉쇄합니다.

2) 혹은 구조는 기존 형태로 하되, 소스와 드레인 단자의 하부에 단자의 농도보다 더 높은 농도의 불순물로 이온주입을 해두면 결핍영역의 형성을 어느 정도 방지할 수 있습니다(Halo 도핑). nMOSFET인 경우, p+로 15족 농도의 도핑을 하고, pMOSFET인 경우는 n+로 도핑하기 위해 불순물 도즈를 가장 높게 책정해 이온주입을 합니다. 위치는 LDD(Lightly Doped Drain) 하부이므로, Halo > LDD > 소스/드레인 단자 순으로 공정을 진행합니다.

3. 누설전류(Leakage Current), 무법천지의 전류 흐름

<그림6> 누설전류 3종류

– 누설전류(Leakage Current) 유발

Short Channel Effect의 대표적인 이슈는 누설전류(Leakage Current)입니다. 누설전류의 종류로는 TR이 Off 모드임에도 불구하고 흐르는 Off Current Leakage와, On 모드일지라도 문턱전압 이하에서는 흐르면 안 되는 Subthreshold Current Leakage 등이 있지요.

또한, SiO2의 두께가 얇아 어쩔 수 없이 게이트에서 절연막을 통과해 기판으로 흐르는 Gate Current Leakage가 있으며, 소스에서 드레인 단자로 정상적으로 전류가 흐르다가 절연막의 두께가 얇아져 게이트 전압에 이끌려 채널에서 절연막으로 올라가는 전자 무리도 있지요(Hot Carrier Injection). 이 전자들은 실리콘과 절연막의 경계면에 Trap이 되어 문턱전압을 교란하고, 절연막을 뚫고 게이트로 진입하기도 합니다. 특히 소스-드레인 사이가 좁아져 채널 상에 드레인 전압으로 인한 전계가 커짐으로써 Hot Carrier들이 더욱 활성화되지요.

펀치 스루 현상에 의해 발생한 누설전류의 경우, 포화 전류 특성을 보이지 않고 흘러서, 관리되지 못하는 전류로 증가합니다. 그런데, 드레인 전압에 의해 소스와 채널 사이의 전위장벽이 낮아지는 현상인 DIBL(Drain-Induced Barrier Lowering)은 누설전류보다는 에너지적인 특이현상을 다루고 있습니다. 드레인 전압이 Jd에만 영향을 주어야 함에도 채널이 좁아지다 보니 본의 아니게 채널 건너의 Js까지 영향을 끼쳐 전위장벽을 저하시킴으로써(결핍영역을 축소시킴) 소스에서 순방향 전류가 더욱 쉽게 빠져나오도록 합니다. 이 모두 계산에 없었던 과다전류가 흐르는 현상들이지요. <[반도체 특강] 게이트 옥사이드의 기능과 신뢰성> 편 참고

<그림7> 펀치 스루의 구조적 해결방안: FinFET, MBCFET

– 물리적 해결방안

먼저 구조로 인한 문제는 구조로 해결합니다. 앞서 설명한 SOI뿐 아니라 게이트 구조를 FinFET 구조로 변경하면, 게이트 영역이 대부분의 채널 영역을 ‘ㄷ’자 혹은 ‘ㅁ’자 형태로 감싸서, 드레인 전압으로 인한 결핍영역을 최소화합니다. 최근에 개발된 MBCFET(Multi-Bridge Channel Field Effect Transistor)는 x[nm] 폭의 채널을 4면으로 감싸는 형태로 발전하고 있어, 여러 누설전류를 방지하거나 줄이는 데 효과를 보입니다. 이는 평면 타입에서는 누설전류가 흘러도, 상기와 같이 입체적 구조가 발전한 Fin-Type과 MBC-Type에서는, 결핍영역이 발생할 공간을 허락하지 않습니다. 또한 평면 타입보다 채널 면적을 2배 이상 접촉하므로 그만큼 관리 능력도 높아지지요.

– 화학적 해결방안

도핑 방식으로는 LDD를 이용합니다. 소스/드레인 단자에 단자보다는 약간 약하게 이온주입(nMOS인 경우 n- 혹은 pMOS인 경우 p-)을 할 경우, 소스/드레인 정션에 발생하는 순방향/역방향의 결핍영역이 채널영역에서 차지하는 범위가 줄어들어 채널 길이를 길게 해주는 효과가 있습니다. 또한 소스/드레인 단자에 이온주입하는 경우, 주입 에너지를 약하게 하면 소스/드레인 단자의 물리적 깊이가 얕아집니다. 이러면 채널의 단면적을 줄이는 효과가 발생해 높은 드레인 전류의 흐름을 어느 정도 간접적으로 막아주는 역할을 합니다. 전체 구조가 축소되면 이온주입 에너지도 같이 줄어드는 방향입니다. 그러나 이때 저항성을 과도하게 높이지 않도록 주입 에너지를 단계별로 낮춰 가며 조절해야 합니다. 정상적인 드레인 전류 값마저 낮춰서는 안 되기 때문입니다.

※ 본 칼럼은 반도체/ICT에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.

배선 물질은 소자의 구조가 고밀도로 발전하고 기능이 고속화됨에 따라, 알루미늄(Al)에서 구리(Cu)로 전환됐습니다. 현재 구리는 가장 보편적으로 널리 사용되는 배선 물질이지요. 구리는 내구성과 신뢰성 측면에서 알루미늄보다 우수하지만, 공정이 복잡해 원가가 높으며 새로운 공정 방식을 도입해야 한다는 부담이 있습니다. 그럼에도 불구하고 구리를 전해도금(Electroplating) 방식으로 채우는 다마신(Damascene) 공정이 새롭게 개발되면서 10nm(나노미터)의 선폭까지 구현이 가능해졌고, 이로써 구리 재질은 오래 사용해도 선폭이 유지될 수 있는 높은 신뢰성을 갖게 됐답니다.

1. 배선의 대표 재질, 알루미늄

반도체 금속배선에는 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 구리(Cu) 등 다양한 재질이 사용될 수 있지만, 그중 많은 장점을 가진 알루미늄이 가장 오랫동안 사용되어 왔습니다. 텅스텐의 경우, 알루미늄으로는 채워 넣기 힘든 비아홀(Via Hole)에 주로 적용했지요. 낮은 비저항 성분을 갖는 알루미늄은 전자들이 비교적 쉽게 통과할 수 있는 재질입니다. 여기서 비저항이란, 일종의 저항 성분의 상수값을 의미합니다. 저항값은 단면적과 길이에 따라 달라지는 반면, 전기 비저항 성분은 재질마다 일정하지요. 따라서 비저항치로 재질 내에서 전자들이 이동하는 전도도를 절대치로 나타낼 수 있습니다.

또한, 알루미늄은 식각(Etching)을 통해 이리저리 금속 패턴(Pattern)을 내기 쉬운 재질입니다. 이때 패턴이란 금속막을 PVD(Physical Vapor Deposition, 물리 기상 증착)의 스퍼터링(Sputtering) 방식 혹은 증발 방식 등으로 증착(Deposition)한 뒤, 포토(Photo)공정과 식각공정을 통해 불필요한 영역을 제거해 드러나는 금속선을 뜻합니다.

2. 알루미늄의 단점

금속선은 어떠한 경우든 최소한의 일정 폭이 유지돼야만 도선으로서 제 역할을 할 수 있습니다. 장마로 도로가 유실되면 차가 지나갈 수 없듯이 말이지요. 그러나 Tech.가 발전하면서 금속선의 선폭이 좁아짐에 따라, 알루미늄을 사용한 금속선은 선이 끊기거나 전류를 제대로 전달하지 못하는 등의 치명적인 문제가 자주 발생하게 됩니다.

그중 하나로 전자들이 알루미늄 입자와 충돌할 때 알루미늄 입자들이 전자들이 흐르는 방향으로 조금씩 제자리를 이탈하는 현상인 일렉트로마이그레이션(EM: Electromigration)이 있습니다. 이렇게 알루미늄 입자들의 이동량이 많아질 경우, 특정 부분에 입자들이 부족해 공동(Void)이 발생하거나 반대로 입자들이 너무 많아 경계면에 힐럭(Hillock, 돌출)이 생기기도 하지요. 또한 알루미늄은 연한 재질이므로, 양옆에서 압력(응력)이 가해지면 산맥이 불쑥 솟아오르듯 표면에 힐럭이 발생하기도 합니다.

알루미늄이 높은 온도에서 실리콘 위에 증착될 경우, 두 재질이 상호 확산되며 섞이게 돼 경계면이 파괴되는 스파이킹(Spiking) 및 정션 쇼트(Junction Short) 현상이 발생합니다. 특히 실리콘 표면에 크랙(Crack)이나 공동 등이 발생하면, 여기에 알루미늄이 쉽게 파고들게 되지요. 마치 틈새로 물이 스며들 듯 말입니다. 이러한 현상을 방지하기 위해 실리콘과 알루미늄의 경계면에 금속 성질인 베리어(Barrier, 장애물)를 증착합니다. 혹은 알루미늄 재질에 2wt%(weight %) 미만으로 소량의 실리콘을 섞어 넣어 확산 현상을 줄이지요. 그러나 이 또한 다른 전기적인 부작용을 발생시키므로 근본적인 해결책이 될 수는 없답니다.

3. 구리의 등장

금속선의 선폭이 점점 줄어듦(Down Scaling)에 따라, 50nm 이하의 High Tech.에서는 더 이상 알루미늄을 사용하기 어려워집니다. 또한, 2000년대 초 IBM이 반도체 회로 내에서 알루미늄 대신 구리로 배선을 실현한 시기와 10년 정도 중첩되는 기간을 거치면서 구리-다마신(Damascene)이 정착하게 됩니다.

구리는 알루미늄보다 약 30% 정도 낮은 전기 비저항 성질을 갖고 있어 전도도가 높기 때문에, 알루미늄보다 더 작은 선폭을 구현할 수 있습니다. 비저항이 낮으므로 알루미늄보다 신호를 더욱 빠르게 통과시켜 유리하지요. 전력 소모도 낮아 소자에서 발생하는 열도 줄일 수 있습니다. 더 중요한 요소는 알루미늄의 단점이었던 전자 충돌에 의해 구리 입자가 움직이는 EM의 발생 확률이 급격히 줄어들게 되어, 공동이나 힐럭 등의 발생을 줄일 수 있다는 것입니다. 이로써 배선이 끊어지는 간헐적 불량을 방지할 수 있었으며, 내구성과 신뢰성도 한층 더 우수해진 것이지요.

4. 구리, 문제와 해결책

금속선으로 사용하기에 최적의 물질인 듯하지만, 사실 구리는 배선으로 모양을 내기가 매우 어렵다는 치명적인 단점을 안고 있습니다. 배선 패턴을 형성하려면 구리 재질을 RIE(Reactive Ion Etching, 반응성 이온 식각) 방식으로 깎아내야 하는데, 이 과정이 매우 어렵습니다. 구리를 식각하려면 식각 시 발생하는 화합물이 가스 형태로 배출돼야 하는데, 구리 화합물은 휘발되지 않기 때문입니다. 따라서 나중에 다마신 방식이 완료된 후에도, 불필요한 구리를 제거하기 위해 식각이 아닌 CMP(Chemical Mechanical Polishing, 화학적 기계적 연마) 방식으로 연마(Polishing)해야 합니다. 또한, 구리는 실리콘뿐 아니라 SiO2(이산화규소) 속으로도 확산될 수 있어 알루미늄보다 더욱 치명적인 스파이킹(Spiking) 현상과 정션 쇼트(Junction Short)를 발생시킵니다.

이같은 구리의 문제점을 해결하기 위해서는, 먼저 구리의 확산을 막기 위한 베리어를 설치합니다. 이는 알루미늄인 경우와 유사하게 실리콘/SiO2와 구리 사이에 추가적인 베리어를 형성하는 방법입니다. 또한, 구리막이 식각되지 않는 문제는 다마신이라는 상감 기법을 적용해 해결합니다. 다마신이란 미리 만들어 놓은 틀 속에 용융된 금속 액체를 주입해 넣듯, 전해도금(Electroplating)으로 구리를 채워 넣는 방식을 말합니다.

5. 다마신(상감) 방식

구리로 패턴을 채워 넣을 때는, 전해도금 방식 외 다른 증착 방식을 적용할 수도 있습니다. 예를 들어 빈 공간에 채워 넣는 방식으로 PVD나 ALD(Atomic layer deposition, 원자층 증착) 등이 있지요. 그러나 PVD는 주로 스퍼터링 방식이나 증착 방식을 적용하는데, 이는 단차 피복(Step Coverage)이 매우 불량하게 형성돼 채우고자 하는 갭필(Gap Fill) 밑에 공동이 형성될 수 있어 피해야 할 방식입니다. 또 다른 방식으로 ALD 방식이 있지만, 증착 속도가 너무 느리다는 단점이 있지요. 게이트옥사이드(Gate Oxide)나 커패시터(Capacitor) 막을 형성할 때는 사용해야 하지만, 막질의 품질이 비교적 덜 중요한 금속막에 ALD를 적용하는 것은 불필요한 비용(Cost)을 발생시킵니다. 그 외에도 CVD가 있지만, 이 방식은 갭(Gap)을 완전히 채워도 심(Seam, 틈)이 남는다는 문제가 있습니다.

하지만 전해도금 방식은 이러한 결함(Defect)이 발생하지 않습니다. 이 역시 증착 방식의 일종이나, 전해도금 방식을 이용할 경우 촉매가 증착율을 높여 거의 완벽하게 빈 공간을 채울 수 있다는 이점이 있습니다.

※ 본 칼럼은 반도체/ICT에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.

스페이서는 게이트 단자를 보호하는 역할도 하지만, 초창기의 목적은 하부에 도핑된 LDD 영역을 형성하기 위함이었습니다. 그 이후에는 낸드(NAND) 게이트 보호 및 미세 패턴 구조를 만드는 데도 유용하게 적용되고 있지요. 이번 장에서는 스페이서를 형성하는 목적과 공정 절차에 대해 알아보도록 하겠습니다. <[반도체 특강] 절연층과 게이트 전압의 관계> 편 참고

1. 트랜지스터의 Malfunction 방지를 위한 고육지책

<그림 1> 트랜지스터(TR)의 축소로 발생하는 Short Channel Effect에 대한 해결 방안

채널의 길이가 짧아짐에 따라, 소스에서 드레인으로 건너가는 전자들은 드레인 단자와 근접해지면서 점차 강력한 전계를 받게 됩니다. 이때 높은 충돌에너지로 다수의 Hot Carrier(전자-정공, EHP)를 만들어냅니다. 충돌에너지가 변한 운동에너지를 갖게 된 전자들은 상부의 게이트 옥사이드(Gate Oxide)층으로 비교적 쉽게 월경(경계선을 넘음)해, 계면(게이트와 게이트옥사이드 혹은 게이트 옥사이드와 Substrate 접합면)에 머물게 될(Trapped Electron) 확률이 높아지지요. 이러한 작용을 HCI(Hot Carrier Injection) 효과라고 부릅니다. 하지만 Trap 전자 개수가 변할 경우, 일정한 면적의 채널을 형성하기 위해 게이트에 가하는 전압의 크기 또한 달라져야 하므로, 결국 문턱전압(VT)의 변화가 커져 트랜지스터(TR)는 조종 불능(Out of Control) 상태가 됩니다. 또한, 드레인 근방에서 발생한 정공들은 Sub의 마이너스 전압에 이끌려 불필요한 누설전류를 만들어내지요. <[반도체 특강] Channel , MOSFET라는 세상의 다리> 편 참고

이러한 문제들을 해결하기 위해, 채널이 형성되는 자리인 드레인 단자 바로 앞에 드레인보다 농도가 약한 동일한 타입의 도핑 영역을 둡니다. 그러면 드레인으로 달려가는 전자들이 받는 전계의 크기가 작아지고 충돌에너지가 약화돼 HCI(EHP도 적게 발생)도 줄어들게 되지요. 이렇게 완충 및 버퍼(Buffer)의 역할을 하는 영역을 얇게 도핑됐다는 의미로 LDD(Lightly Doped Drain)라고 부릅니다. 일정 크기 이하로 줄어든 TR을 형성할 경우 대부분 LDD를 적용하고 있지요. LDD를 만들기 위해서는 게이트 단자를 Side Wall 형태의 절연체로 둘러싸야 하는데, 이 구조물이 바로 스페이서(Spacer)랍니다.

2. 스페이서 형성 단계 ① 스크린 옥사이드(Screen Oxide) 설치

<그림2> 게이트 단자 형성

각 Well에는 TR이 한 개씩 들어서는데, Well의 타입에 따라 반드시 반대 채널 타입의 TR이 형성됩니다. 먼저 STI(Shallow Trench Isolation)가 TR과 TR 사이에 뿌리내린 뒤, 아파트를 짓듯 웨이퍼 표면 위로 여러 층을 적층(Stack)해 한 개의 TR을 완성합니다. 지하층이 만들어진 후 절연막(SiO2)부터 1층이 시작되면서, TR의 Active Area에 해당하는 영역에 절연막이 증착되고 그 위에 게이트층(Layer)이 올라섭니다. 게이트층은 포토 및 식각공정을 거치면서 작은 TR의 크기에 맞춰 알맞게 잘립니다. TR은 게이트 단자를 중심으로 모든 게 형성되고 동작하는 만큼, 3개 단자 중 게이트 단자가 가장 핵심이라 할 수 있습니다. 이러한 게이트 단자의 길이가 줄어듦으로써 Short Channel Effect가 발생하고, 이를 극복하기 위해 LDD 및 스페이서가 연이어 등장하지요.

게이트 옥사이드와 같은 재질이자 동일한 층인 스크린 옥사이드(Screen Oxide)는 LDD를 형성하기 위해, 이온주입 시 이온들이 결정격자 사이를 통과(Channeling)하는 것을 막는 일종의 이온 장애물입니다. 스크린 옥사이드는 이온들의 통행을 막거나 방해함으로써, 이온들이 경계면 근처에 포진하도록 해 이온 밀도를 높이는 역할을 합니다. 만약 이온들의 채널링을 막지 않는다면, 실리콘 깊숙이 이온들이 침투해 사전에 계산된 이온 밀도보다 낮아져 드레인 전류 계산이 틀어지게 되지요.

3. 스페이서 형성 단계 ② LDD(Lightly Doped Drain) 도핑(1차)

<그림 3> LDD(Lightly Doped Drain)층 형성 @ 낮은 농도 도핑(1차)

게이트층보다 밑에 위치한 실리콘 옥사이드층은 게이트와 동시에 식각되기도 합니다(LDD가 없는 Low Tech일 경우). LDD를 형성해야 할 경우에는 <그림3>과 같이 스크린 옥사이드 영역의 SiO2층을 제거하지 않습니다. LDD의 불순물 도핑(1차)은 채널 타입과 동일하게 진행하지만, 도핑 농도는 소스/드레인보다 1/100~1/1,000 수준으로 약하게 적용합니다. 즉 소스, 드레인, LDD 모두 채널과 동일한 타입으로 진행하는데, N-Type은 15족 원소, P-Type은 13족 원소를 주입합니다. 확산 방식으로 도핑을 할 경우, 등방성의 성질로 인해 불순물들이 게이트 단자 밑으로 침투해 채널의 길이가 더욱 짧아집니다. 따라서 최근에는 대부분 이온주입(Ion-Implantation) 방식으로 도핑을 진행하지요. 단, 소스/드레인 단자까지 도핑을 완료한 후 RTA(Rapid Thermal Annealing) 공정을 진행할 때에는 추가로 이온들이 확산해 들어가는 영역까지 사전 검토해 이온주입을 해야 합니다. <[반도체 특강] 이온-임플란테이션 방식을 이용한 소스와 드레인 단자 만들기> 편 참고

4. 스페이서 형성 단계 ③ 스크린 옥사이드(Screen Oxide) 제거

<그림 4> 게이트 옥사이드(Gate Oxide)층 형성 @ 게이트 옥사이드 이외의 영역 식각

LDD를 형성한 후 게이트 옥사이드층 외에는 더이상 절연막이 쓸모없어지므로, 스크린 옥사이드로 사용된 SiO2층을 모두 건식식각(Dry Etching) 방식으로 제거합니다. SiO2는 튼튼한 막이므로 CF4 등 강한 소스가스를 진공챔버 속에 투입해 플라스마를 형성, 이방성 식각으로 제거합니다. 선택비(Selectivity)가 높은 습식용액(등방성)을 사용해도 되지만, 최근에는 게이트 옥사이드 형태를 정확한 수직 형태로 유지하기 위해 대부분 건식식각을 이용합니다. 이는 LDD/드레인 단자 형성 시 등방성 성질을 배제하기 위해, 확산 대신 이온주입 방식을 적용하는 것과 같은 개념이지요. <[반도체 특강] 식각(Etching), 패턴을 완성하다-上> 편, <[반도체 특강] 식각(Etching), 패턴을 완성하다-下> 편 참고

5. 스페이서 형성 단계 ④ 다시 두꺼운 산화막 형성

<그림 5> 실리콘 옥사이드(Silicon Oxide)층 형성 @ PECVD(Plasma Enhanced CVD)

다음 단계에서는 프리커서(Precursor)로 실란(SiH4)과 산소 가스를 진공챔버에 투입해 이산화실리콘(SiO2)층을 다시 형성합니다. 두께는 최소한 게이트 높이만큼 쌓아야 하므로, 1차 SiO2층 높이의 몇 배~십몇 배로 두꺼워집니다. 이때 증착되는 층의 게이트 단자 옆 일부(Side Wall)가 스페이서로 사용되지요. 공정은 고진공의 높은 온도에서 LPCVD(Low Pressure CVD)로 진행할 수 있지만, 속도가 느리다는 단점이 있습니다. 또 고절연성이어야 하는 게이트 옥사이드 막도 아니므로, 막질은 약하더라도 플라스마 에너지를 이용해 비교적 낮은 온도(섭씨 400도 정도)에서 PECVD(Plasma Enhanced CVD)로 빠르게 증착합니다.

그러나 낸드(2D)와 같이 특수한 부유게이트(Floating Gate)를 옆 구조물의 오염으로부터 보호해야 할 때는, 절연성이 우수한 막으로 붙여 놓습니다. 반면 일반적인 D램이나 CMOS용 TR일 경우에는 Side Wall로 적절한 막질이면 충분하지요. 절연성 막으로 SiO2가 아니라도 절연에 문제가 없다면 SiON 등도 사용할 수 있지만, 현재로서는 SiO2의 절연성이 가장 적절합니다. 게이트 단자 위층으로도 같은 높이의 막이 한꺼번에 증착되므로, 다음 공정인 식각을 어떻게 할지 검토하며 증착을 진행해야 합니다. <[반도체 특강] 화학적으로 막을 성장시키는 방법, CVD > 편 참고

6. 스페이서 형성 단계 ⑤ Etch Back

<그림 6> 스페이서 설치 @ Etch Back으로 실리콘 옥사이드층 제거

PECVD로 증착된 두꺼운 SiO2 막을 없애기 위해, 1차 식각 때와 동일하게 CF4를 이용해 이산화실리콘만을 선택적으로 식각(Plasma Etching)합니다. 절연막 제거는 Etch Back으로 진행하는데, 이는 포토공정을 거치지 않고 웨이퍼 표면 전체에 덮인 SiO2를 일괄적으로 식각하는 형태입니다. 커패시터(Capacitor)와 같이 세밀한 CD(Critical Dimension)로 식각하는 것이 아니므로, 빠른 동작속도로 진행합니다. Etch Back은 광범위하게 평탄화하는 형태로써, CMP(Chemical Mechanical Polishing)와 유사한 효과를 줍니다. 하지만 돌출된 게이트 때문에 CMP 공정으로 대체하지는 못하지요. 이때 게이트 단자 주위의 측면 쪽으로는 SiO2가 깎이지 않고 일정 부분이 남게 되는데, 이를 Side Wall 혹은 스페이서라고 합니다.

7. 스페이서의 기능: 이온주입(2차)의 방패막이

<그림 7> 소스/드레인 단자 형성 @ 높은 농도 도핑(2차)

게이트 단자 옆에 얇게 붙어 있는 스페이서를 완성한 후, 소스/드레인 단자를 형성하기 위해 2차 이온주입을 진행합니다. 스페이서가 점유하고 있는 하단은 스페이서의 그림자로 영향을 받지 못하고, 그 외 영역만 높은 농도의 불순물이 도핑되어 소스/드레인 단자가 됩니다. 2차 도핑이 완료된 후에는 스페이서의 하단 부분이 <그림7>과 같이 남게 되는데, 이를 LDD라고 합니다.

※ 본 칼럼은 반도체/ICT에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.

1. 실리사이드(Silicide)층 설치 준비

<그림1> 살리사이드(Salicide)를 적용하기 위한 준비

살리사이드(Salicide)를 적용하기 위해 FEOL(Front End Of Line, FAB 공정 중 앞부분 공정)이 완료된 트랜지스터(Transistor, TR)에 BEOL(Back End Of Line, FAB 공정 중 뒷부분 공정)의 첫 공정인 실리사이드(Silicide) 설치를 준비합니다. STI(Shallow Trench Isolation)가 TR 좌우에 구축돼 인접 트랜지스터와 상호 연결되는 누설전류가 차단됩니다. <[반도체 특강] 소자분리막, 미세화 탈환을 위한 참호막(STI) 구축하기> 편 참고 (위 그림에서 게이트 단자를 둘러쌓고 있는 스페이서(Spacer)는 혼동을 방지하기 위해 미표기함) 먼저 웨이퍼 표면에 존재하는 자연 산화막과 파티클(Particle), 유기물 혹은 무기물로 오염된 부위를 세정합니다. 세정 시 강력한 산화막을 제거하려면, 웨이퍼 전체 표면을 타깃으로 선택비를 고려할 필요 없이 플라즈마 방식을 이용해 실시합니다. 실리사이드를 설치할 때 소스/드레인 단자의 표면은 단일 실리콘 격자 상태이지만, 게이트 단자 표면은 다결정 실리콘 격자로 약간 상이하므로 재질과 방식을 다르게 적용해야 합니다. 하지만, 동일한 재질과 방식으로 적용해도 저항치 등을 목표 영역(Criteria) 내로 조율(Meet)할 수 있어 공정 절약을 위해 일반적으로는 획일적으로 공정을 진행합니다. <그림1>에서 각 3개 단자의 상부에 위치한 점선은 실리사이드층을 형성시킬 자리입니다(실제적인 웨이퍼 두께는 단자들의 두께에 비해 그림보다는 몇십~몇백 배 두껍답니다).

2. 금속막 증착

<그림2> 금속막 증착 @ PVD 혹은 CVD(Spacer 생략)

실리사이드층을 설치할 준비가 완료되면, PVD(Physical Vapor Deposition) 공정에서 스퍼터링(Sputtering) 방식을 이용해 웨이퍼 전면에 금속막을 증착시킵니다. <[반도체 특강] PVD, 전자가 이동하는 도로를 만들다> 편 참고 이때 금속 재질로는 티타늄(Ti), 코발트(Co), 니켈(Ni) 등을 사용하는데, 각 재질에 따라 실리사이드층을 형성하는 최대 두께가 달라집니다. 또 분위기 온도에 따라 저항치가 변하므로, 어떠한 실리사이드로 형성시킬 것인지를 고려해 금속성 원소를 선택하지요.

금속막을 형성할 때에는 스퍼터링 방식이 아니어도 열 방식 혹은 전자빔을 이용해 금속 입자들을 증기(Vapor) 형태로 공간 속으로 퍼지게 해(증발) 웨이퍼 표면에 달라붙도록 합니다. 이때 측벽(Sidewall) 방향의 증착막은 사용하지 않는 막이므로, 단차피복성(Step Coverage)이 뛰어날 필요는 없습니다. 단, 단자별로 저항치를 동일하게 관리해야 하므로, 수평 표면 증착막의 두께를 일정하게 관리할 필요가 있지요.

3. 실리사이드(Silicide)층 형성

<그림3> 실리사이드(Silicide)층 형성 @ 초기 어닐링

금속막을 증착한 뒤 어닐링 방식으로 열에너지(섭씨 500~900도)를 인가하면, 금속 원소가 하부 막질로 확산해 격자를 구성하고 있는 실리콘 원자들과 결합합니다(금속(Ti, Co, Ni)+Silicon=TiSi2, CoSi2, NiSi). 그리고 금속이 실리콘과 결합해 실리사이드라는 층을 형성하지요. 이때 실리콘 격자는 단일 결정(게이트는 다결정)으로 되어 있어, 금속입자들이 확산하기에 수월합니다. <[반도체 특강] 웨이퍼를 담금질하다: 파괴를 복원하는 어닐링(Annealing)> 편 참고

어닐링은 주로 RTA(Rapid Thermal Annealing) 방식을 사용하며, 온도는 재질에 따라서 변합니다. 티타늄(Ti)을 사용할 때 가장 높은 온도를 인가해야 하며 코발트(Co), 니켈(Ni) 순으로 온도를 낮춰 진행합니다. 하지만 같은 재질이라도 온도에 따라 저항값이 변하므로 온도-저항치를 적절하게 매칭해 소자의 기능과 공정상의 문제점을 Trade-Off 방식으로 타협해 결정해야 합니다.

예를 들어 니켈(NiSi)의 경우 일정하게 낮은 온도로 어닐링을 진행했다면, 낮은 저항값을 가질 수 있으며 매우 얇은 층을 형성할 수 있는 장점이 있습니다. 대신 그 다음 공정을 진행할 때 어닐링 당시의 온도보다 더 높은 온도를 적용하지 못한다는 문제가 발생하게 되지요. 따라서 금속막을 형성할 때 PVD보다는 금속 재질 선택에 있어 유연성이 떨어지지만, 적절히 방식과 재질이 매칭만 된다면 고온에서도 견딜 수 있도록 접착력이 좋은 CVD를 활용하는 것도 또 다른 방법이 된답니다. <[반도체 특강] 화학적으로 막을 성장시키는 방법, CVD(Chemical Vapor Deposition) 편 참고

4. 금속막 제거(Strip)

<그림4> 금속막 제거 @ 식각 방식(Spacer 생략)

살리사이드(Salicide, Self Alignment Silicide)는 실리사이드가 스스로 정렬됐다는 의미를 가집니다. 이는 금속막을 증착한 후 어닐링을 함으로써 하부막에 자동으로 실리사이드 막이 설치됐기 때문에 붙여진 명칭이지요. 게이트 단자에 실리사이드 막으로 형성된 폴리사이드(Polycide)는 폴리실리콘(Poly Silicon)과 실리사이드(Silicide)의 합성어로, 게이트 층이 폴리층이므로 이곳에 실리사이드를 만들었다는 의미입니다(소스나 드레인 단자에 생성된 실리사이드는 그냥 실리사이드층이라고 하지요). 실리사이드층이 형성되면 상부에 존재하는 금속층(PVD나 CVD로 증착)은 이제 쓸모가 없어지므로 식각을 통해 제거(Strip)합니다. 이때 식각은 스페이서 등 절연막에 손상 없이 금속막만을 제거할 수 있도록 선택비가 높은 습식식각 방식을 선택해 빠른 속도로 진행하지요.

5.실리사이드(Silicide)층 완성

<그림5> 실리사이드(Silicide)층 완성 @ 두 번째 어닐링

금속층 제거를 마치면 2차 RTA(1차와 유사한 온도 조건)를 진행해 실리사이드 및 폴리사이드가 확고하게 자리 잡을 수 있도록 합니다. 어닐링을 짧게 2번 실시하는 이유는 금속에 오랫동안 높은 온도를 가할 경우 모든 경계면(Junction)으로 금속 성분이 침투해 누설전류의 통로를 형성할 위험이 있어 이를 방지하기 위함입니다. 예를 들어 게이트(Gate)와 스페이서 사이의 접합면을 타고 금속이 침투하기도 하지요.

실리사이드층이 웨이퍼 표면에 드러나면, 그 상부에 금속성 재질로 연결되는 콘택(Contact)을 연결합니다. 이때 실리사이드의 재질에 따라 비저항 값이 정해져 소스/드레인/게이트 단자와 콘택 사이에는 쇼트키 다이오드(Schottky Diode) 특성이 없어지고 저항성 기능을 갖게 됩니다. 반도체의 숙명은 TR의 입체적인 크기가 축소되는 방향이므로 단자와 금속 사이의 접촉되는 면적이 줄어들 수밖에 없습니다. 그에 따라 면저항(Rs) 값도 당연히 상승하게 되지요. 그러나 실리사이드층을 통과하는 전자의 입장에서는 높은 저항은 허락되지 않으므로, 금속 재질을 변경하고 공정 온도를 조정해서라도 저항치를 낮춰줘야 합니다. 따라서 의도한 목적에 따라 소자가 올바르게 작동하고, 소자의 동작 속도가 늦춰지지 않도록 재질-구조-방식을 설정합니다.

※ 본 칼럼은 반도체/ICT에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.

]]> /self-alignment_silicide/feed/ 0 /silicide/ /silicide/#respond Tue, 19 Oct 2021 15:00:00 +0000 http://localhost:8080/silicide/ 반도체 Fab 공정에서 트랜지스터(Transistor, TR)의 구조를 세우는 FEOL(Front End Of Line, Fab 전공정)이 완료되면 BEOL(Back End Of Line, Fab 후공정)을 진행합니다. BEOL 단계에서는 주로 배선과 절연막을 디자인에 따라 안배하고, 최종적으로 반도체 칩 표면에 보호막을 씌우는 패시베이션(Passivation)을 하면 Fab 공정이 모두 마무리되지요. FEOL에서 구성한 트랜지스터의 단자들과 BEOL에서 만든 배선 사이는 실리콘과 금속의 접합으로 연결되는데, 실리콘-금속의 단순한 화학적 접합으로는 트랜지스터가 본연의 기능을 수행하지 못합니다. 이때 실리사이드(Silicide)라는 새로운 중간 형태의 접합 층을 두어 실리콘과 금속 사이에서 정상적으로 전압에 비례하는 전류가 흐르도록 유도해야 합니다.

이번 장에서는 반도체 구조에서 나타나는 접합의 종류를 구분하고, 실리콘-금속 접합에서 필연적으로 나타나는 쇼트키 특성(Schottky Junction)에 대해 알아보겠습니다. 그리고 이를 해결하기 위해 실리사이드를 두어 쇼트키 특성이 저항 특성(Ohmic Contact)으로 변할 수 있도록 하는 과정과 두 개의 특성 차이를 함께 살펴보도록 하겠습니다.

1. 반도체 구조에서 나타나는 다양한 접합면

<그림1> 다양한 접합(Junction)면

1-1. 실리콘과 절연막

13족 혹은 15족으로 도핑(Doping)된 실리콘 표면에 산화공정(건식or습식) 혹은 증착(Deposition, CVD) 방식으로 옥사이드(Oxide) 막을 형성합니다. 실리콘과 절연막(이산화실리콘, 이산화하프늄, 이산화지르코늄 등)이 접합(Junction)돼 있으면, 실리콘 혹은 절연체 내부에서 어떤 반응이 일어날까요? 당연히 외부에서 어떠한 방향으로 전압(바이어스)을 가해도 혹은 인가하지 않고서도 아무런 반응도 발생하지 않습니다. 실리콘이 일정한 농도의 불순물 원소로 도핑되었다 해도 옥사이드 절연체의 절연성이 높아 활성화 에너지 또한 높아져 있으므로, 절연체 내부로 파고 들어갈 에너지가 상대적으로 너무 낮기 때문이지요. 또한 도핑된 실리콘이 많은 양의 캐리어(Carrier, 전자나 정공)를 보유했다고 해도, 절연체의 강력한 분자 결합을 뚫고 들어가 유효충돌을 발생시킬 수는 없습니다. 반대로 절연막에서도 실리콘(중성)으로 들어가 유효충돌을 발생시킬 입자가 발생하지 않지요.

1-2. 금속막과 절연막

절연막 위에 PVD(Physical Vapor Deposition, 물리기상증착) 방식으로 금속층을 증착시킨 경우에는 어떨까요? 금속이 절연체와 접합된 경우, 외부에서 어떠한 방향의 전압을 인가해도(혹은 인가하지 않아도) 역시 아무런 반응도 일어나지 않습니다. 도체에서는 상온에서 전자가 발생하지만, 바로 재결합(실리콘과 절연체 모두 동일)하여 금속 자체는 중성 상태를 유지합니다. 이러한 절연체와의 접합은 외부에서 매우 큰 에너지를 가해 파괴될지언정, 금속과 절연막이 상호 반응해 어떠한 특성을 발생시키지는 않습니다.

2. 금속막-절연막-실리콘의 3중 접합: MOS(Metal-Oxide-Semiconductor)

<그림2> 금속-절연체-실리콘 접합 (MOS)

이번에는 금속(Metal)막과 도핑된 실리콘(Silicon)이 절연막을 가운데 두고 구성된 MOS(Metal-Oxide-Silicon) 상태의 접합 구조를 살펴보겠습니다. MOS는 MOSFET를 수직축으로 본 구조이지만, 금속막에 전압이 가해지지 않는 한 모두 중성 상태를 유지합니다. 도핑된 실리콘 타입에 맞춰 금속막에 알맞은 전압이 가해질 경우, 이번에는 전압이 절연막을 넘어서서 실리콘에 영향을 끼치므로 절연막-실리콘 접합에서 접합면 방향으로 도핑된 실리콘의 소수 캐리어가 모여들어 캐리어 구름다리를 형성합니다. 기판이 P-Type 실리콘인 경우, 금속막에 플러스(+) 전압을 가해 소스 캐리어 전자가 모여들게 합니다. 그러나 이때 모여든 소수 캐리어들은 일반적으로 절연체와의 경계면에서 절연체 쪽으로 넘지 못하고 실리콘 경계면에 모여들 뿐이지요(이때 터널링 전자, 트랩 전자 등이 발생하지만 이러한 간헐적인 현상은 제외합니다). 이들은 드레인 전압 인가 조건에 한하여, 전자들이 소스 단자에서 드레인 단자로 통과하는 통로로 활용됩니다. 기판이 N-Type 실리콘인 경우에도 마이너스(-) 전압을 인가할 때 유사한 현상이 나타납니다. <[반도체 특강] 수직축으로 본 전자들의 여행:MOSFET> 편 참고

3. 금속과 실리콘(Metal-Semiconductor)의 접합

<그림3> 금속-실리콘 접합 (Metal-Semiconductor Junction)

다음으로 금속과 N-Type 실리콘이 접합된 경우를 살펴보도록 하겠습니다. 이는 MOS 구조에서 중간에 절연막이 없는 형태이지요. 금속-실리콘의 물리적 접합은 두 가지 경우 중 한 가지 특성을 나타냅니다. 실리콘에서 금속 쪽으로 전자들이 한 방향으로만 이동하거나(쇼트키 접합, Schottky Junction) 혹은 양방향으로 전자들이 자유롭게 이동(저항 접합, Ohmic Contact)하는 형태입니다. 쇼트키 접합은 PN 접합과 저항 접합의 중간 형태라 볼 수 있습니다. 조건에 따라 금속-실리콘 접합은 다이오드성(쇼트키) 기능을 하거나 혹은 저항성(일반 금속 연결) 기능을 하지요.

3-1. 쇼트키 접합(Schottky Junction)과 쇼트키 장벽(Schottky Barrier)

쇼트키 장벽(Schottky Barrier)은 금속-실리콘 접합에서 나타나는 현상으로, 전자들이 실리콘에서 금속으로는 흐르되 금속에서 실리콘 방향으로는 흐르지 못하게 막는 역할을 합니다. 이러한 장벽 특성을 나타내는 금속-실리콘 접합을 쇼트키 접합(Schottky Junction)이라고 합니다. 즉 쇼트키 접합은 실리콘에서 금속 방향으로는 저항 성분이 매우 낮고, 금속에서 실리콘 방향으로는 저항이 매우 높기 때문에 금속에서 실리콘 방향으로 캐리어(전자)가 이동하지 못하지요.

3-2. 결핍영역

외부에서 인가전압이 없는 경우 실리콘은 도펀트(Dopant)에 의해 도핑되어 다수 캐리어가 확보된 상태이며, 금속에 접합(화학적)되면 다수 캐리어가 금속으로 확산 방식으로 들어갑니다. 이때 실리콘 영역에서는 캐리어들이 빠져나가므로 결핍영역이 발생하는데, 경계면에 가까울수록 잉여전자들이 많이 떨어져 나가므로 양성화율(Positive Charge)이 높습니다. 금속막으로 경계면을 넘어 온 전자들이 얇게 몰려 있는 전자층(금속막)과 결핍영역 사이에 전계가 형성되어 커패시터(Capacitor) 기능을 합니다. 이는 일정 시간이 지나면 전자가 양방향으로 이동하려는 것을 방해하지요. 그중 전자가 금속에서 실리콘 쪽으로 이동하는 것을 더욱 높은 저항으로 막아섭니다. 그러나 결핍영역이 한쪽만 형성되어 있으므로 PN 접합보다는 약하지요. 외부에서 전압 인가 시 결핍영역은 도핑된 실리콘에서만 형성되는 만큼, 쇼트키 접합이 PN 접합에 비해 순방향 전압강하(Vth)와 역방향 전압강하(Vr) 모두 낮습니다(도체에서는 없음).

4. 쇼트키 접합(Schottky Junction)의 다이오드(Diode) 기능

<그림4> 저항 vs 쇼트키 vs PN다이오드 @ 특성 차이

쇼트키 장벽이 발생하는 주원인은 실리콘에서 생긴 결핍영역과 금속 영역에서 매우 짧은 폭으로 형성되는 전자층(실리콘에서 금속으로 넘어간 전자들의 모임)의 영향입니다. 즉 금속의 전자들이 실리콘 쪽으로 흐르지 못하도록 전자층이 막아서고 있으며, 이를 뚫고 들어간다 해도 농도가 짙은 결핍영역에 전자들이 모두 소멸해 유효 전자들이 전류를 형성하지 못합니다. 또한 N-Type으로 도핑된 실리콘 내 전자들이 금속막 쪽에서 밀려오는 전자들을 밀어내기도 하지요. 외부에서 순방향 전압을 인가할 때에는 금속막에는 N-Type 실리콘의 다수 캐리어인 전자를 막는 결핍영역이 없으므로 PN 접합보다 매우 높은 전류가 흐르게 됩니다. 반면 역방향 전압을 인가할 시 금속 내 전자들이 PN 접합보다 쉽게 생성되므로 누설 전류가 급증하며 Breakdown 전압(Vr)이 낮아지는 효과가 있습니다. 쇼트키 접합의 역방향 전압-전류가 나타내는 성질을 보면, PN 접합의 다이오드와 저항 사이의 중간 특성을 보이면서 다이오드 특성 쪽으로 기울어진 형태를 보이지요.

5. 실리사이드(Silicide) 접합의 저항(Ohmic) 기능

<그림5> 실리사이드(Silicide)층 형성

반면, 실리사이드를 형성해 쇼트키 장벽을 낮추어 낮은 비저항(면저항)을 가진 저항 접합 구조에서는 전자가 금속에서 실리콘 쪽으로 혹은 실리콘에서 금속 쪽으로 흐를 수 있습니다. 금속-실리콘 접합에서 쇼트키 장벽이 나타나지 않도록 해야 하는 이유는, TR의 각 단자(소스, 드레인)와 금속을 연결할 때 쇼트키 다이오드 효과가 나타나게 되면, TR의 드레인 정션/소스 정션의 다이오드 효과와 겹쳐져 TR이 정상적으로 동작할 수 없기 때문입니다.

쇼트키 접합을 피하기 위해서는, 금속-실리콘 접합을 낮은 저항성 동작으로 바꿔주도록 금속막의 접합면 부근의 금속 재질을 변경(비저항이 낮은 것으로)하는 일련의 실리사이드(TiSi2) 작업을 거쳐야 합니다. 실리사이드는 금속과 실리콘의 중간다리로써 능동 소자 역할을 하는 쇼트키 기능을 수동 소자 기능을 하는 면저항 성분으로 변경하고, 면저항값 자체를 의도하는 레벨까지 낮춰주지요. PVD공정으로 금속막을 형성하기 전에, 실리콘 사이에 두께가 매우 얇은 베리어 금속막(TiN)을 형성시킨 뒤 어닐링(Annealing)을 진행하면, 금속 성분이 실리콘으로 파고들어 가 실리사이드가 형성됩니다. 그러면 실리사이드-금속 접합면이 형성될 때 나타내는 쇼트키 특성이 저항 특성으로 변하게 되지요. 마지막으로 베리어 금속막 위에 필요한 금속막(알루미늄, 구리 등)을 PVD, 전해도금 등으로 여러 개 층(M1, M2, M3 등)을 구분해 증착합니다.

※ 본 칼럼은 반도체/ICT에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.

]]> /silicide/feed/ 0 /ultra-pure-water-on-top-of-ultra/ /ultra-pure-water-on-top-of-ultra/#respond Mon, 13 Sep 2021 20:00:00 +0000 http://localhost:8080/ultra-pure-water-on-top-of-ultra/ 반도체 기판(Substrate)은 넓은 의미로 웨이퍼를 말합니다. 이 웨이퍼 표면 위로 반도체 회로의 기본 소자인 트랜지스터(Transistor)를 직접 쌓아 올리기도 하고, 새로운 층을 만들어 이를 기판으로 그 위에 소자를 형성하기도 하지요. 특히 통신용, 군사용, 광소자용 등의 특수 용도 트랜지스터나 고성능, 고품질의 트랜지스터는 에피택셜 웨이퍼(Epitaxial Wafer)를 필요로 하는데요. 이번 장에서는 초순수 실리콘으로 형성된 웨이퍼 위에 새롭게 형성되는 극초순수 층, ‘에피택셜 층(Epitaxial Layer)’의 형성 과정과 용도 및 특징에 대해 알아보도록 하겠습니다.

1. 초순수 웨이퍼 위 ‘극초순수’ 층, 에피택셜 층(Epitaxial Layer)

<그림1> 초기 Seed 웨이퍼와 추가 공정을 진행한 에피택셜 층(Epitaxial Layer)

웨이퍼는 반도체 제조공정과 별개로 웨이퍼 제조공정에서 별도로 제작됩니다. 용융시킨 실리콘을 고순도(100%에 가까운) 잉곳(Ingot)으로 뽑아내어 접시 형태로 잘라내면 웨이퍼가 완성되지요. 웨이퍼의 재질로는 집적회로 용도로 가장 많이 쓰이는 실리콘부터 저마늄, 혹은 고속 아날로그 용도의 갈륨비소 등이 사용됩니다.

대부분의 웨이퍼 제조 과정은 공정 조건 및 방식이 조금씩 다를 뿐 큰 흐름은 유사합니다. 반도체 제조에 투입되는 실리콘 웨이퍼의 경우 초순수 웨이퍼, 불순물(P/N Type) 웨이퍼, 공정이 추가된 에피택셜 웨이퍼(Epitaxial Wafer) 등으로 구분되는데, 그중 P-Type으로 도핑된 실리콘 웨이퍼가 가장 보편적으로 사용됩니다. P-Type 기판 위에 간편하게 N-Well(반도체 제조 공정)을 형성하면 곧바로 CMOSFET를 제작할 수 있기 때문이지요. 에피택셜 웨이퍼(에피 웨이퍼)는 주로 순도 높은 초순수 웨이퍼를 Seed(매개체) 삼아 그 위에 추가 공정(Epitaxial Process)을 진행해 만듭니다. <[반도체 특강] CMOS가 정착할 신대륙, 웨이퍼의 종류와 특성> 편 참고

2. 에피택셜 층(Epitaxial Layer)의 조건: 결정질(Crystalline) 구조

<그림2> 에피택셜 막(Epitaxial Layer) vs 비정질 상태의 막

에피(Epi)란 윗 방향으로 더해진다는 뜻이며, 에피택셜(Epitaxial)이란 윗 축의 방향으로 만들어지는 몸체(Layer)를 의미합니다. 에피택셜 그로스(Epitaxial Growth)는 에피택시(Epitaxy) 혹은 별칭으로 에피라고도 부르는데, 이는 Seed 웨이퍼를 밑에 깔고 격자 방향을 유지하면서 단결정(한 종류로 된 결정 전체가 일정한 결정축을 따라 규칙적으로 생성된 고체)으로 성장해 추가로 새로운 층을 쌓아 올린다는 의미입니다.

트랜지스터 구조에서 드레인 전류가 흐르는 통로인 기판은 결정질(Crystalline) 구조를 갖춰야 합니다. 하지만 초창기 반도체 제조공정에서 사용하던 일반적인 증착(Deposition) 방식은 대부분 비결정질(비정질) 막이기 때문에, 비정질을 피하기 위해서는 특별한 조건과 방식으로 에피택셜 층을 성장시켜야 합니다.

Seed-Layer로 사용되기 위해서는 격자(Lattice)의 구성이 결정질이면서, 하부 막의 결정격자구조를 그대로 이어받아 윗 방향으로 성장시켜야 합니다. 따라서 격자들의 정렬 상태가 규칙적이고 격자상수가 일정하거나 혹은 거의 유사한 정도의 막이 필요하지요. 이렇게 Seed-Layer 위에 특별한 방법으로 형성된 새로운 Layer 또는 기판을 에피택셜 층이라 하며, 에피택셜 층을 형성한 웨이퍼를 에피택셜 웨이퍼라고 합니다.

3. 결정격자 내 전자의 이동 조건

<그림3> 전자의 평균이동도 비교 @ 단결정막 > 다결정막 > 비정질막

반도체 소자의 기능은 전자들을 움직이고 그 움직임을 감지해 판단한 결과를 ON/OFF 정보로 사용하는 것입니다. Seed-웨이퍼 위에 추가 공정(극초순수)을 진행하는 이유는, 결함이 없는 막을 마련해 전자들을 무결점 필드(Field)에서 손쉽게 이동시키기 위함입니다.

일정 방향으로 전자의 평균이동도를 높이려면 결정격자가 규칙적으로 배열돼 있어야 하며, 원자들 사이의 거리가 일정하면 더 유리해집니다. 따라서 다결정 혹은 비정질 격자 배열은 전자의 이동도를 약화시키고 전자 Trap(잡힌 전자)을 발생시켜 게이트 전압과 드레인 전류에 대한 예측된 관리를 어렵게 하지요.

4. 결정격자상수(Lattice Constant)

<그림4> 에피택셜 층(Epitaxial Layer)과 단결정 구조의 격자상수

격자상수란 실리콘 원자와 원자 사이에서 결합(공유결합)을 이루고 있는 거리를 의미합니다. 다른 원소가 중간에 들어오면 원자의 전하량이 달라지므로, 원자 간 거리(격자상수)도 달라지지요. 격자상수는 가능한 한 일정하게 유지하는 게 중요합니다. 격자상수가 상이해 위아래층의 열팽창계수에 영향을 끼치면, 웨이퍼의 휨(Warpage) 현상이 발생하기 쉽습니다. 또한, 게이트 산화막인 SiO2 혹은 HfO2를 쌓을 때, 일부 불순한 실리콘 기판보다는 에피택셜 성장을 해 결정격자상수가 통일된 극초순수 층을 기반으로 쌓아 올리는 것이 계면 사이에 끼는 전자 Trap 및 계면 사이의 불일치(접착력 약화 등)를 최소화할 수 있습니다.

에피택셜 층은 품질이 우수한 대신 공정 진행이 어렵고 가격이 비싸 특별한 경우에만 사용됩니다. 특히 에피택셜 프로세스는 단결정으로 성장시켜야 하다 보니 공정 속도가 느리다는 단점이 있습니다.

5. 격자정합과 부정합(Lattice Match & Mis-match)

<그림5> 헤테로-에피택시(Herero-Epitaxy)의 두 가지 경우

Seed-Layer와 에피택셜 층의 결정구조 간격이 일치하는 경우를 호모-에피택시(Homo-Epitaxy, 격자정합)라고 하며, 일치하지 않는 경우를 헤테로-에피택시(Hetero-Epitaxy, 격자부정합)라고 합니다. 헤테로-에피택시인 경우, 에피층의 결정격자 간격이 크면 Seed-Layer 간격에 맞추기 위해 압축하려는 압축 스트레스(Compressive Stress)가 가해집니다. 반면, 결정격자 간격이 아래층에 비해 좁을 경우 이를 늘리려는 인장 스트레스(Tensile Stress)가 가해집니다.

원자들이 결합한 형태를 결정구조(혹은 격자)라고 하는데, 결정구조 내 원자들의 거리가 맞지 않는(Mis-Match) 격자가 발생하면 보이드(Void), 힐럭(Hillock) 등의 원치 않는 불량이 발생해 품질 문제가 생깁니다. 이를 극복하기 위해 기판 위에 새로운 에피택셜 기판을 성장시키면, 격자상수(원자 간 거리)가 틀어져 발생하는 위치이탈(Dislocation)이나 전자 Trap 등을 방지할 수 있지요. 이에 더해 에피택셜 층을 형성하는 동시에 도핑을 실시할 경우 원하는 불순물 타입으로 층을 만들 수 있어, 이 층이 반도체 소자를 형성하는 기판으로 활용될 수 있답니다.

※ 본 칼럼은 반도체/ICT에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.

1. Tech.의 세대(Generation, Node)에 대하여

<그림1> Tech.의 풀노드와 하프노드의 관계

반도체 업계에서는 미세화(Scale-Down) 수준을 세분화해 ‘세대(Generation 혹은 Node)’라고 표현합니다. 물리적 거리 관점으로 Tech. 노드(Node)를 보면, Tech.의 세대 변화는 대개 다이(Die)의 크기를 절반 정도 줄여주는(한쪽 변의 CD가 70%로 축소됨) 풀노드(Full Node)를 의미합니다. 하지만 대부분의 IDM 업체에서는 이를 참고만 하고, 풀노드와 하프노드(Half Node, 풀노드와 풀노드 사이의 Tech.)를 혼용해 개발하지요. 풀노드는 주로 소자와 공정 기술을 이용해 다이의 물리적 크기를 축소하는 것이며, 하프노드는 용량 및 기능 개선을 주 목적으로 설계와 제품 옵션을 많이 반영합니다(항상 그렇다는 것은 아닙니다).

2. D램 10nm급의 하프노드(Half Node) 전개

<그림2> D램 10nm급 하프노드 전개 @ CD는 추정치임 (데이터 출처: 매일경제, 한국경제)

NAND는 2D(평면 타입) 미세 공정의 기술적 한계로 스케일링(Scaling)을 포기한 대신 3D 적층 기술(Stacking 3D)로 우회했고, 비메모리는 트랜지스터의 게이트 구조를 변형시켜(FinFET -> GAA) 임시조치를 취하고 있습니다. 하지만 D램의 경우 특별한 기술적 혁신이 일어나지 않아 장비(EUV), 공정 기술(ALD), 재질 변화(High-K) 등 <[반도체 특강] ALD, 원자를 이용해 박막을 만드는 방법> 편, <[반도체 특강] 산화막, 전자 이동을 막는 이상적인 절연막> 편 참고 취할 수 있는 방법 등을 총동원해 대응하다 보니, 하프노드가 여러 번 발생해 제품의 라인업 역시 복잡해지고 있습니다.

메모리 Tech.의 경우, 100nm(나노미터)급 미만은 대게 풀노드로써 10nm 단위로 Scale Down합니다. 물론 10nm급에서의 1nm 점핑(Jumping)은 100nm급에서의 10nm 점핑과 같은 효과를 낳게 되지요.

최근 D램 CD의 20nm 미만 Tech.에서의 하프노드 전개 양상을 살펴보면, 1세대 노드가 19nm일 경우, 미세화 수치(19nm)를 정확하게 표현하지 않고 전략적으로 모호하게 ‘1xnm’라 지칭합니다. 그다음(2세대) 노드(Half)로 17nm를 개발했다면 ‘1ynm’, 3세대 노드로 개발한 15nm는 ‘1znm’라 부르며 순차적으로 x, y, z를 붙여 명칭을 부여하지요.

특히 10nm급에서는 4~5번의 Tech. Shrink가 이뤄지고 있어서, 4세대의 경우 ‘1anm(일부는 1αnm라고도 함)’, 5세대를 ‘1bnm(일부는 1βnm라고 함)’라 하지요. 아직 5세대는 명명되지 않았고, 4세대가 14~13nm쯤 되므로 1bnm가 12~11nm 어딘가 될 것입니다. 더 이상은 1cnm가 필요 없는 IDM업체도 있고, 한 번쯤 더 나타날 수 있습니다만 지금 추세로 보아서는 D램에서는 한 세대를 더 추가해 1cnm까지 진행될 것으로 예상됩니다. IDM업체 모두 Tech.를 구분하는 세대의 명칭과 순서는 서로 협의하거나 자체적으로 결정한 후 관행적으로 사용(풀노드와 하프노드를 크게 구분하지 않음)하고 있습니다.

3. 코어(Core) 제품 및 파생(Derivative) 제품의 라인업

<그림3> 코어 제품 및 파생 제품의 라인업 @ 메모리 제품

Tech.의 세대가 결정되면 각 세대별 제품의 라인업을 구성합니다. 제품 구분의 경우 직접 상품을 구매하는 고객에게 제공하는 정보인 만큼 모호성을 띨 수는 없으므로, Tech.보다는 간단하고 직설적으로 적용합니다. 메모리에서 제품을 설정하는 데 가장 중요한 요소는 용량(Density)이므로 우선적으로 비트(bit) 보유 수에 따라 구분합니다. 그 외 디바이스(Device)의 속도나 동작 방식도 용량과 함께 중요한 3대 요소에 해당하지요. 용량은 2배 증가할 때마다 제품의 용량을 숫자로 나타냅니다. 코어 혹은 파생 제품의 포트폴리오를 개발 일자로 줄지어 세우면, 코어 제품이 첫 번째 제품이 되고 첫 번째 파생 제품이 두 번째 제품으로, 두 번째 파생이 세 번째 제품으로 연이어지며 제품 라인업이 구성됩니다.

4. Tech.와 제품 라인업의 관계

<그림4> D램과 NAND의 Tech.에 따른 제품 전개 @ Data (내용 출처: DRAMeXchange)

Tech.는 한 번 설정되면 보통 2~3년은 유지됩니다. 신규 Tech.가 셋업(Set-Up)된 후 첫 번째 라인업 제품은 가능한 제품군 중 가장 높은 용량의 코어 제품이 선정돼야 하지만, 일반적으로는 중간 용량(Middle-Density)의 제품(Not Highest Density Memory)으로 출시됩니다. 공급자 입장에서 봤을 때, 이 같은 Middle-Density 전략은 출시 시 신규 Tech.와 신규 용량에 대한 이중 부담을 덜기 위함입니다. 더욱이 2-D Planar Type에서는 용량보다는 Tech.를 선점하기 위한 경쟁이 치열해, 신규 Tech. 제품의 출시 시기를 앞당기려 하므로 신규 Tech.의 첫 라인업 제품은 높은 용량이 아닌, 시장에서 기존의 Tech.(Old Technology)로 검증된 쉬운 용량부터 시작하는 경향이 있습니다.

다음 제품으로 개발되는 동일 Tech.의 두 번째 라인업은 대게 첫 번째 개발 제품에 비해 2배 이상 용량이 높으며, 성능 및 신뢰성을 강화해 시장에 나옵니다. 두 번째 혹은 세 번째 라인업 제품을 파생 제품(Derivative Product)이라 하는데, 첫 번째 라인업인 코어 제품 출시 후 일정 기간이 지나면 시장이 요구하는 다양한 종류의 용량 및 성능의 파생 제품들이 구비가 되지요.

2-D 내에서 비교해봐도 Tech. 대비 용량을 만들어내는 용량 비율은 D램보다는 NAND가 최대 10배가량 높습니다. 이는 D램은 캐패시터(Capacitor)라는 물리적 형태를 트랜지스터(Transistor, TR) 이외에 추가로 구성해야 하는 어려움이 있기 때문이지요. <[반도체 특강] 디램(DRAM)과 낸드플래시(NAND Flash)의 차이> 편 참고 따라서 D램 제품의 용량 포트폴리오는 2~16Gb로 전개되지만, NAND는 용량을 최소 수준으로 검토해도 1~128Gb 정도 됩니다.

5. 제품 라인업을 통한 수익성 검토

첫 번째 파생 제품이 실질적인 핵심 제품인 경우, 이에 대한 개발 계획은 Base Tech. 및 그에 따른 다이(Die) 크기, 넷다이(Net-Die) 개수, 웨이퍼 판매단가, 웨이퍼별/FAB별 수익성까지 연결됩니다. <[반도체 특강] 넷다이(Net Die), 반도체 수익성을 결정하다> 편 참고 또한, 비트그로스(bit Growth)가 얼마나 될 것이며, 비트크로스(bit Cross)는 어느 제품에서 언제 일어날 것인지, 그래서 수익성의 등락은 언제 어떻게 될 것인지도 예측할 수 있지요. <[반도체 특강] 메모리 반도체의 성장률, 비트그로스(bit-Growth)> 편 참고 물론 수익성의 또 하나의 변수는 수율인데, 수율 검토는 웨이퍼, 장비, Tech., 제품, 성능, 신뢰성 등을 모두 결합해 별도로 계산해야 합니다.

※ 본 칼럼은 반도체/ICT에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.

]]> /core-products-and-derivatives/feed/ 0 /growth-rate-of-memory-semiconductors/ /growth-rate-of-memory-semiconductors/#respond Sun, 18 Jul 2021 20:03:00 +0000 http://localhost:8080/growth-rate-of-memory-semiconductors/ 메모리 반도체 산업의 성장을 일목요연하게 저울질할 수 있는 방법에는 무엇이 있을까요? 업계에서는 주로 ‘비트그로스(bit Growth)’와 ‘비트크로스(bit Cross)’라는 두 가지 지표를 사용합니다. 비트그로스는 메모리 용량을 1비트(bit) 단위로 환산해 비트 생산량의 증가율을 계산함으로써 전체적인 성장률을 알아보는 방식입니다. 비트크로스는 비트당 가격을 기준으로 제품별 흥망성쇠를 가늠할 때 사용하지요. 이 두 가지 지표는 마케팅 영역(수요-비트그로스) 외 제조 영역(공급-비트그로스)이나 제품의 발전사적 전개를 제시(비트크로스)할 때도 사용됩니다. 또한, 향후 반도체 미세화(Tech. Shrink)를 전개하고, 미래전략을 마련하는 등 여러가지 상황에 적용 범위를 넓힐 수 있는 개념이지요. 이번 장에서는 비트그로스와 비트크로스의 의미와 활용에 대해 자세히 알아보도록 하겠습니다.

1. 비트그로스(bit Growth)란?

<그림1> 메모리 반도체의 비트그로스(bit Growth) 범위

비트(bit)는 신호를 담아내는 최소 단위의 그릇입니다. 따라서 비트가 많을수록 정보를 많이 담을 수 있으며 제품의 가격도 높아집니다. 64Gb 제품보다 128Gb 제품의 가격이 더 높은 이유이지요. 비트그로스(bit Growth)는 말 그대로 비트의 성장률(Growth)을 의미합니다. 이는 크게 시장(수요성 비트그로스)과 반도체 제조 과정(공급성 비트그로스), 웨이퍼(Wafer) 상의 비트그로스로 나뉩니다. 그 외에도 비트그로스는 필요나 편의에 따라 여러 상황에 응용될 수 있습니다. 비트그로스는 대개 연평균성장률(CAGR: Compound Annual Growth Rate, 일반적인 연도별 시장 분석을 위한 계산)로 분석하는데, 이를 통해 일정 기간 연도별 제품의 수요-공급에 대한 평균성장을 분석할 수 있습니다.

메모리 제품의 비트그로스의 경우, D램과 NAND 모두 평균적으로 CAGR 20~60% 사이에서 변동을 보이지만, 주로 CAGR 30~50%를 나타냅니다. 이는 곧 용량 확장에 대한 욕구와 맞물려 타 산업 대비 메모리 반도체의 수요가 꾸준히 증가하고 있다는 의미로 해석할 수 있습니다. 그동안 메모리 가격은 매년 약 20~30% 정도는 떨어지므로, 매년 30% 정도의 비트 성장을 해야만 적자를 면할 수 있었습니다. 반대로 생각하면, 비트그로스가 발생한 만큼 메모리 가격이 낮아졌다고 볼 수 있지요.

2. 갈수록 하향 조정되는 비트그로스(bit Growth)

<그림2> D램과 NAND의 비트그로스 하향 트렌드

가전 사업의 경우 판매 대수로 물리적 성장률을 가늠하므로, 전년 대비 다음 연도 매출 대수가 증가해야 성장했다고 볼 수 있습니다. 그러나 반도체 산업에서는 출하된 제품 수가 같아도 용량이 2배로 늘어났다면, 이를 2배의 성장으로 보고 있습니다. 예를 들어, 작년에는 64Gb NAND를 1만 개 판매하고, 올해는 128Gb NAND를 1만 개 판매했다면 비트그로스는 2배(CAGR 100%)가 됩니다. 메모리 영역에서는 128Gb NAND를 1개 판매한 것이 64Gb NAND 2개를 판매한 결과와 동일하기 때문이지요. 제품 숫자로만 본다면 성장률이 없는 상태이지만, 제품의 용량을 비트로 환산하면 성장률은 두 배가 됩니다. 이러한 특성은 반도체만의 묘미이자, 끊임없이 용량을 늘려나가는 원동력이 되지요. 이렇듯 메모리 반도체 제품의 성장을 측정할 때는, 패키징이 완료된 제품의 숫자만이 아닌 제품의 용량을 함께 고려해 계산해야만 성장률을 정확하게 분석할 수 있으며 시장의 왜곡을 방지할 수 있습니다.

메모리 반도체 내에서 D램의 CAGR은 약 15%, NAND는 약 30%로 NAND가 D램보다 CAGR이 약 10~15% 정도 높게 형성됩니다. 이는 NAND만의 특성인 플로팅게이트(Floating Gate)/CTF(Charged Trap Flash)를 이용한 비휘발성 특성의 활용도가 증가하고 있고, 1개의 물리적 셀(Cell)에 비트 기능을 2개(2bit per cell) > 3개(3bit per cell) > 4개(4bit per cell)까지 SW적(물리적+SW적)으로 확장할 수 있으므로 D램에 비해 비트 생성에 유리하기 때문입니다. 또한, D램의 커패시터(Capacitor) 구조물보다는 NAND의 플로팅게이트/CTF를 형성시키는 과정이 구조상 유리하지요. 하지만 매년 메모리 반도체의 비트그로스는 D램과 NAND 산업의 규모가 커짐에 따라 자연스럽게 하향 조정되고 있습니다. 채널 길이 10nm(나노미터) 초반대의 극세화를 구현하는 데 한계에 다다랐으며, 3D/PUC(Peri Under Cell) 등 셀 구조 형성에 복잡성이 더해져 최근 들어 더욱 급격하게 떨어지고 있는 추세입니다.

3. 비트그로스(bit Growth)와 제품 가격

<그림3> 수요-비트그로스와 공급-비트그로스의 관계

비트그로스는 수요(판매) 측면과 공급(생산) 측면으로 나눌 수 있으며, 공급 측면에서는 또 웨이퍼-비트그로스를 별도로 구분할 수 있습니다. 수요-비트그로스(수요-BG) > 공급-비트그로스(공급-BG)일 경우 제품 가격은 오르게 되고, 그 반대일 경우 제품 가격은 떨어지는 추세입니다. 수요-BG와 공급-BG가 동일할 경우에는 시장이 안정적으로 수요 및 공급을 유지할 수 있으나, 이러한 상황은 매우 짧은 기간이기 때문에 타이밍을 맞춰 매매하기가 어렵습니다. 일반적으로 공급자는 미세화 혹은 제품 용량 업그레이드를 통해 끊임없이 공급-BG를 올리고, 그 와중에 수요가 공급을 뒤늦게 따라가면서 수요-BG와 공급-BG의 언매칭(Unmatching)으로 제품 가격의 등락 폭이 확대 혹은 축소됩니다.

4. 웨이퍼-비트그로스(Wafer-bit Growth)

웨이퍼-비트그로스(웨이퍼-BG)는 웨이퍼당 최대 용량(넷다이 개수 x 용량)의 증가율을 말합니다. 웨이퍼-BG가 증가하는 경우는 크게 두 가지입니다. 하나는 미세화(Technology Shrink) 측면에서 선 폭이 작아져 다이(Die) 사이즈가 축소되면서 웨이퍼당 넷다이(Net Die) 개수가 증가하는 경우이며 <[반도체 특강] 넷다이(Net Die), 반도체 수익성을 결정하다> 편 참고, 다른 하나는 넷다이 크기와 개수는 동일 하지만 각 다이의 메모리 용량(Density) 자체가 커지는 경우입니다(그 외에도 웨이퍼 직경 자체가 커지는 특수한 경우가 있는데, 이는 20~30년에 한 번 정도 발생되므로 논외로 합니다). 웨이퍼-BG를 올리는 것은 공급자 측면에서 경쟁자 대비 우위에 설 수 있는 중요한 변수가 되므로, 위 두 가지 방법을 활용해 제품을 개발합니다. 공급-BG는 웨이퍼-BG를 근간으로 설정할 수 있으며, 공급-BG = 웨이퍼-BG x 공정생산능력지수(Capacity Index) x 수율로 값을 구할 수 있겠습니다.

5. 비트크로스(bit Cross)의 의미와 구체적 사례

<그림4> NAND의 제품별 비트 가격 변화와 비트크로스의 발생 @가격과 시기는 임의로 설정

반도체를 가격으로 환산할 때는 웨이퍼당, 단품당, 트랜지스터(Tr)당, 기가바이트(GB)당, 비트당 가격 등으로 나타낼 수 있는데, 그중 비트당 가격으로 비교하는 방식이 가장 정확하다고 할 수 있습니다. D램에서는 비트당 가격과 Tr당 가격이 같지만, NAND에서는 비트 가격이 Tr 가격보다 낮습니다(SLC는 동일).

반도체 제품은 업그레이드를 거듭하며 시장에 출시되는데, 처음에는 New 제품(ex. 64Gb MLC, 2012년 7월)의 비트 가격이 높게 형성되지만, 일정 기간이 지나면 bit 가격의 격차가 점점 줄어들다가 Old 제품(ex. 32Gb MLC, 2013년 7월, Spot Price: 3$, bit 가격: 0.093×10^-9$)보다 비트 가격(64Gb의 bit 가격: 0.078×10^-9$, Spot price)이 낮아지게 됩니다. 이는 십자선이 교차하듯 2개 제품의 비트 가격 추이선의 역전이 일어난 것이지요. 이때 가격이 같아진 때를 비트크로스(bit Cross)가 발생한 시점이라고 합니다. 즉 비트크로스는 비트의 가격이 교차(New 제품과 Old 제품의 bit가격이 동일할 때)되는 점에서 수요 주력제품이 Old에서 New로 변경된다는 것을 뜻하지요. 이는 주력제품인 64Gb MLC가 2014년 7월에 128Gb MLC로 변경되는 비트크로스와 같습니다.

제품에서뿐만 아니라 더 나아가 지속가능한 비트그로스를 위해서는, Tech.의 세대교체가 일어나야 합니다. 특히 전후 Tech.의 주력제품에서 비트크로스 발생 후 수요 확대로 이어져야 합니다. 그러나 비트크로스가 일어났다 하더라도, 수요자 위주의 시장에서는 New 주력제품의 비트그로스 최대화 후 일정 기간(약 몇 개월)이 지나면 수익성이 약화하는 현상이 자주 발생하므로, 공급자 입장에서는 비트크로스가 빈번하게 발생하거나 비트그로스가 확대되는 게 마냥 달가운 것만은 아니지요. 비트크로스를 한 번 발생시키려면, 개선된 기능성 제품 개발>수익성 있는 수율 향상>안정적인 품질 등 복잡다단한 스텝의 연속입니다. 그러나 수요자는 되도록 주력제품의 손바뀜이 자주 발생하기를 기대합니다. 이런 분위기는 1990년대 중반에서 2000년대 후반까지 15년간 메모리 반도체의 치킨게임으로 이어졌지요.

그러다 수요자 위주의 시장에서 경쟁을 견디지 못해 탈락하는 공급자가 생기면, 공급자 위주의 시장으로 전환됩니다. 2012년 일본의 대표적인 메모리 반도체 제조기업인 엘피다의 파산 신청은, 독일의 D램 제조기업인 키몬다(인피니언의 자회사로 2009년에 파산)에 이어 메모리 반도체 산업의 흐름을 바꾸는 중요한 사건이었습니다. 그 후 D램 시장에서 오랜 기간 높은 가격을 유지하며 살아남은 기업들은 현재까지 고수익을 바탕으로 재투자를 거듭하며 선순환 경기를 이끌어 가고 있습니다.

※ 본 칼럼은 반도체/ICT에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.

]]> /growth-rate-of-memory-semiconductors/feed/ 0 /net-die-semiconductor/ /net-die-semiconductor/#respond Sun, 13 Jun 2021 19:45:00 +0000 http://localhost:8080/net-die-semiconductor/ 자동차 공장에서 동일한 장비와 인력으로 2배의 자동차 대수를 생산할 수 있다면, 어떤 생각을 할까요? 기술적 난관에 부딪히고, 더 많은 노동력이 필요하더라도 2배 생산의 목표를 달성하기 위해 모든 수단과 방법을 동원할 겁니다. 대부분의 산업과는 다르게, 반도체 산업은 독특한 면을 갖고 있어 ‘생산성 확대’라는 묘기를 보여줄 수 있습니다. 그 비결은 바로 넷다이(Net Die, 웨이퍼당 생산 가능한 칩 수)에 있습니다. 넷다이를 늘리면 동일한 장비와 재료, 공정으로 웨이퍼당 많은 다이(칩)를 생산할 수 있습니다. 이는 곧 웨이퍼당 판매가가 높아져 원재료 및 공정원가는 일정한데 수익은 증가하게 되는 것이지요. 이번 장에서는 이처럼 반도체 수익성을 결정짓는 넷다이에 대해 알아보도록 합시다.

1. 다이(Die)와 칩(Chip)의 차이

<그림1> 다이(Die)와 칩(Chip)의 구분

초창기 다이(Die)와 칩(Chip)이라는 용어는 명확한 구분 없이 상황에 따라 혼용됐습니다. 하지만 점차 용어의 쓰임이 많아지면서 구분할 필요가 생겼지요. 다이란 육면체를 의미하는 것으로, 주사위(Dice) 등을 칭할 때 쓰이기도 합니다. 반도체의 관점에서는, 선들이 연결된 회로를 집적화시킨 물리적인 최소 제품 단위라고 볼 수 있습니다. 이는 웨이퍼에서 소잉(Sawing, 분리)되지 않은 상태의 전(前)공정에서 주로 사용됩니다.

반면, 칩이라는 용어는 주로 후(後)공정에서 사용됩니다. 칩이란 ‘아주 작은 것’을 의미하는데, 반도체 제품이 매우 작아서 칩이라는 별칭으로 불리게 된 것이지요. 웨이퍼를 소잉한 후 개별적으로 구분된 상태에서는 다이를 칩으로 칭합니다.

사이즈를 말할 때는, 다이-사이즈(Die-Size)의 경우 핵심회로 영역(Core Area)과 주변회로 영역(Peripheral Area)의 제품 기능에 해당하는 순수회로 영역입니다. 칩-사이즈(Chip-Size)는 다이-사이즈에 더해 소잉하고 남은 주변의 Scribing Lane 영역과 Pad Area(Pad를 외곽으로 뽑았을 경우) 등을 포함합니다.

2. 넷다이(Net Die)와 다이-사이즈(Die-Size)

<그림2> 다이-사이즈에 의해 결정되는 넷다이 개수

넷(Net)이란 그물에 걸린 모든 것을 제외한 순수한 그물만을 뜻합니다. 따라서 넷다이는 모든 부가적인 요소를 뺀 웨이퍼 상의 다이만을 의미합니다. 넷다이는 글로스 다이(Gross Die)라고도 하는데, 이는 웨이퍼 상의 총 다이 개수를 말합니다. 따라서 넷다이는 Technology를 감안해 면적을 계산하고, 제품기술을 바탕으로 설계해 만들어지는 웨이퍼당 Good과 Fail을 모두 합한 최대한의 다이 개수이지요. 반도체의 수익성 면에서 넷다이가 중요한 이유는, 웨이퍼당 판가(Price: 웨이퍼 단가)와 직결되기 때문입니다. 따라서 반도체 산업은 특히 Technology와 제품기술이 매출 및 수익 창출에 큰 영향을 주게 됩니다.

다이-사이즈가 130mm²일 경우 다이 길이(Length)는 10mm, 다이 폭(Width)은 13mm로 할 수 있습니다. 이때 직경 300mm의 웨이퍼 면적은 70,659mm²(3.14x150mmx150mm)이므로, 웨이퍼의 면적을 다이-사이즈로 나누면 543개의 넷다이를 구할 수 있습니다. 기술적 발전을 이뤄 다이-사이즈를 100mm²로 축소할 경우, 넷다이는 706개로 늘어나지요. 따라서 웨이퍼 상의 넷다이는 다이-사이즈가 작아질수록 반비례해 증가한다는 것을 알 수 있습니다.

3. 웨이퍼 판매단가(Wafer Price)

<그림3> 넷다이에 의해 결정되는 웨이퍼 판매가

전공정(Fab공정)만을 고려한다면, 웨이퍼의 판매단가는 각 칩(다이)당 판매단가에 넷다이 숫자를 곱한 값입니다(이때 웨이퍼 수율이 일정하다는 가정). 따라서 다이당 판매단가가 같다면 웨이퍼의 판매가는 넷다이 개수에 비례해 증가하지요. 넷다이는 보통 약 500~1,200개 정도 되는데, 300~2,500개 정도가 되기도 합니다. 다이당 판매가가 5$일 경우, 넷다이가 543개면 웨이퍼 판가는 2,715$이고, 706개면 3,530$가 됩니다. 파운드리(Foundry) 업체는 웨이퍼만 생산하는데, 넷다이의 개수는 팹리스(Fabless) 업체의 기획 및 설계 단계에서 1차로 결정됩니다. 또, 파운드리 업체에서 Technology에 따라 2차적으로 다이 크기를 줄이면 넷다이가 많아지므로 팹리스 업체는 되도록 극세화가 가능한 파운드리 업체를 선호합니다.

4. 웨이퍼 수익성 검토

<그림4> 다이-사이즈에 따른 웨이퍼 수익성 비교 @ 2개 Fab/ 5년 누적 기준

Fab 공정에서의 300mm(12인치) 웨이퍼의 장당 원가를 3,000$라고 하면, 웨이퍼 상의 넷다이가 543개 일 경우 -285$(2,715-3,000)가 됩니다. 따라서 웨이퍼를 생산할 때마다 한 장당 285$를 손해 보는 구조가 됩니다. 반면 넷다이가 706개일 경우는 +530$(3,530-3,000)이므로, 웨이퍼 한 장당 530$만큼 이익을 얻게 됩니다. 여기서 발생하는 손해 혹은 이익은 수요자와는 상관없는 손익입니다(수요자는 넷다이와는 별개로 이미 용량이 올라가면서 이익을 본 것으로 가정했습니다).

Fab당 약 한 달에 10만 장의 웨이퍼를 생산(보통 7만~12만 장 생산)한다고 할 경우, 한쪽은 한 달에 Fab당 약 3천만 달러 손해를 보고 다른 쪽은 약 5천만 달러의 이익을 얻게 되는 셈입니다. 두 케이스의 경우 약 800억 원의 차이이므로 1년이면 9천억 원에 이르게 되지요. 이러한 기술격차 상태로 2개 Fab에서 5년만 지속돼도 약 9조의 차이가 나서, 이러한 상황이 10년 이상 계속된다면 기업 파산을 피할 수 없게 됩니다. 다른 모든 조건이 동일하다는 가정하에 따져볼 때, 다이-사이즈가 30% 차이가 날 경우, 다이-사이즈 즉 기술력의 차이가 기업의 흥망성쇠를 좌우하게 됩니다.

과거 일본과 유럽의 메모리 반도체 기업들의 파산은, 기술격차를 10~20년 가까이 만회하지 못한 원인이 가장 크다고 할 수 있습니다. 기술격차를 극복하기 위해 국가가 나서서 경영자금을 투입하고 Low Grade Technology 업체들끼리 연합종횡을 시킨다고, 고통의 시간이 조금 더 지연될 뿐 근본적인 치유가 아님을 반면교사로 삼아야 하겠습니다. 반도체 업체들이 경쟁에서 뒤처지지 않기 위해 끊임없이 기술선도의 드라이브를 하는 이유입니다.

넷다이의 변수에 따라 결정되는 손익구조의 사례를 통해, 반도체에서 넷다이가 중요한 이유에 대해 알아봤습니다. 가능한 한 웨이퍼는 큰 직경으로, 다이-사이즈는 최대한 작게 해 이익 구조를 만드는 것이 가장 중요한 핵심입니다. 이번 장에서는 넷다이 외 다른 여러 항목을 가정으로 설정했으나, 이를 간략화해서 세부적으로 따지면 실제와는 일부 약간의 차이가 있을 수 있습니다. 하지만 큰 그림으로 볼 때 넷다이를 이해하는 데 걸림돌은 없었을 것입니다. 반도체의 처음과 끝은 이익과 시장점유율에 초점이 맞춰져 있으며, 이러한 흐름에 따라 제품과 Technology 기획>기술과 제품 개발>제조>판매가 단계적으로 진행되고 있습니다.

※ 본 칼럼은 반도체/ICT에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.

]]> /net-die-semiconductor/feed/ 0 /memory-semiconductor-capacity/ /memory-semiconductor-capacity/#respond Tue, 25 May 2021 00:00:00 +0000 http://localhost:8080/memory-semiconductor-capacity/ 메모리 반도체 기술과 사업에서 가장 중요한 핵심은 바로 ‘용량성의 확대’입니다. 이는 정보를 유통하거나 담아내는 그릇인 비트(bit)를 많이 포함한다는 의미입니다. 메모리 반도체의 수요층에서는 속도, 신뢰성 등 다양한 요구 조건이 있지만 그중 저장공간에 대한 욕구가 가장 크다고 볼 수 있습니다.

용량이 증가하면 저장능력이 향상되므로 가격이 올라야 할 것 같지만, 메모리 반도체 칩(Chip)의 가격은 용량에 비례하지 않고 용량과 무관하거나 혹은 반비례하게 1$에서 8$ 사이에서 롤러코스터를 탑니다. 그 와중에 적응하지 못한 40여 개 세계 유수 기업들이 도태되었고, 현재는 D램과 NAND 모두 3~4개 업체만이 생존하게 되면서 이들 기업이 글로벌 시장을 10년째 만끽하고 있지요.

그렇다면 메모리 용량(Density)과 반도체 제품의 원가(Cost)는 어떠한 상관관계가 있는 걸까요? 그리고 이러한 인자(Factor)들은 메모리 반도체 시장에 어떠한 영향을 끼치게 될까요?

1. 10년에 약 1,000배(2¹⁰)씩, 메모리 반도체 용량 증가의 법칙

<그림1> D램과 NAND의 연도별 용량 증가 추이 비교

메모리 반도체의 용량은 1970년대 1Kbit(킬로비트) D램을 시작으로, 대략 10년에 약 1,000배(2¹⁰)씩 증가하는 트렌드를 보여왔습니다. 1980년은 Mega bit(메가비트)의 시대였고, 1990~2000년대는 Mega bit에서 Giga bit(기가비트)로 전환되는 시기였습니다.

그러나 실질적인 용량성 메모리의 강자는 2000년 초에 나타난 NAND였습니다. NAND의 경우 초기에는 용량이 1Gbit 미만의 128Mbit(Mega: 2²⁰), 256Mbit 정도인 SLC 제품이 등장했는데, 10년 후에는 그보다 용량이 약 1,000배 증가한 64Gbit(Giga: 2³⁰), 128Gbit의 MLC 제품이 대세가 됐습니다. 2020년 초인 최근에는 Gbit의 약 1,000배인 Tera(2⁴⁰) bit의 TLC 제품이 주류가 되기 시작했습니다.

NAND의 용량은 약 10~15년에 거의 1,000배씩 증가하는 트렌드를 보여 온 셈이지요. 이러한 트렌드라면, Tera bit의 약 1,000배인 Peta(2⁵⁰) bit 시대(QLC-NAND)가 2030년 초반에 찾아올 것입니다. 책 1권당 평균 10Mbit 미만, 영화 1편당 20Gbit이면 충분하므로, 1Tbit는 평생 읽을 책 10만 권 이상을 저장할 수 있으며 영화 수십 편을 보관할 수 있는 용량이 됩니다.

D램에서는 최근 64Gbit~128Gbit의 제품(DDR5)들이 출시되고 있어, NAND에 비해 2020년도에는 100분의 1배 정도의 용량성을 유지하고 있습니다. 향후 시간이 갈수록 둘의 차이는 더욱 벌어져서 2030년에는 1,000배, 2040년에는 10,000배 이상으로 벌어질 것으로 추정됩니다.

2. 용량 극대화 및 칩 면적 극소화 → 판매가격 주도

<그림2> 반도체 판매가격(Price) 결정 구조

공급자는 반도체 판매가격(Price) 혹은 생산원가(Cost)를 낮추기 위해 칩당 용량을 증가시키거나, 혹은 같은 크기의 웨이퍼(Wafer) 내 칩의 개수를 최대한 많이 늘립니다. 칩당 용량을 증가시키는 목적은, 되도록 많은 정보를 칩에 담고자 하는 요구 이외에도 고객은 늘 반도체 가격의 끊임없는 하락(Cost Down)을 원하기 때문입니다. 반면, 웨이퍼 내 칩의 수 혹은 넷 다이(Net Die)를 증가시키는 목적은 시장의 요구와는 상관없이 공급자가 제품 원가를 절감하기 위해서입니다. 즉, 용량의 고사양화는 공급자와 수요자 공통의 이익에 부합하지만, 칩 수 혹은 넷 다이의 증가는 순전히 공급자 이익에만 기여하는 것이지요.

여기서 공급자는 칩 내 용량과 웨이퍼 내 넷 다이를 증가시켜 두 가지 욕구(고용량화, 원가절감)를 모두 만족시킴과 동시에, 추가로 공급자 이익을 스스로 낮추기도 합니다. 이는 공급자가 수익성을 줄이는 대신, 시장점유율(Market Share)을 높이는 전략을 구사해 미래 시장에서 경쟁자를 압도하기 위한 반도체 치킨게임(Chicken Game)에 담긴 속성입니다. 이때는 반드시 공급자는 이익이 나고 경쟁자는 손해가 나야 하는 환경을 조성해야 하며, 이는 공급자의 원가가 경쟁자의 원가에 비해 현저한 차이가 발생할 때 가능합니다.

원가 경쟁에서 승리한 공급자는 판매가를 결정할 수 있는 주도적인 위치를 갖게 되므로, 공급자는 기술과 판매 조건 등 모든 역량을 총동원해 낮은 원가 정책을 추구하며 글로벌 시장점유율을 높여갑니다. 이러한 상황이 지속될 경우, 경쟁사는 수익구조를 개선하지 못해 시장에서 퇴출당하게 됩니다. 글로벌 D램 반도체 회사였던 엘피다와 독일의 인피니언 역시 치킨게임에서 패해, 국가 차원에서 회생을 시키기 위해 큰 노력을 했음에도 불구하고 D램 사업을 매각하거나 철수하게 됐습니다.

2-1. 용량 극대화 → 비트(bit)당 낮은 원가 형성

<그림3> 칩 내 용량성 확대로 인한 비트(bit)당 원가 인하 @칩 가격은 임의설정

용량의 확대는 일반적으로 새로운 제품을 기획해 소자기술을 바탕으로 설계하고, 그에 따른 기능과 신뢰성을 완성하는 작업입니다. 용량을 확대하기 위해서는 제품 개발을 통해 칩의 크기는 약간 커지더라도 물리적으로 셀의 수를 증가시키거나 혹은 전자적으로 비트(bit) 수를 늘려야 합니다. 반도체에서 물리적인 셀은 트랜지스터(Transistor, TR)를 의미하므로, TR의 크기를 작게 하거나 TR과 TR을 연결하는 회로의 선 폭을 최소화해야 합니다. 이는 메모리 반도체에서 전통적인 스케일링 다운(Scaling Down)의 여러 가지 미세화 방식으로 D램과 NAND 등 모든 메모리에 적용됩니다.

한편, 비트 수의 확대만을 통한 제품화는 일정 크기의 셀 내 전자 개수의 저장 능력에 차이(Level)를 두어 구분하는 방식입니다. 이는 물리적인 방식이 아니므로 TR의 크기나 회로 선 폭과는 관계가 없습니다. 이러한 물리적 셀 내 비트 수 확대는 NAND에서만 가능한 옵션으로, 현재 NAND의 주력 제품은 셀 1개당 3개 비트(TLC 제품)를 구분해낼 수 있습니다. 1Cell-1bit인 DRAM은 물리적인 방식만으로 비트당 가격을 낮춰야 하고, 1Cell-3bit인 NAND는 물리적 방식과 전자적 방식 2가지를 이용할 수 있는 유리한 위치에 있지요. 따라서 현재 메모리 용량 전개의 주도권은 D램에서 NAND로 넘어가 있습니다. 여러 가지 이유로 비트당 가격은 D램이 NAND보다 10배 이상 높게 형성되고 있습니다.

제품의 용량이 확대되면 제품의 가격도 상승합니다. 하지만 가격 상승폭 대비 용량성 확대가 더 크기 때문에 가격이 1.5배 상승해도 용량이 보통 4배(2~4배) 정도 증가하므로 수요자는 2.5배 이상의 이익을 얻게 됩니다. 즉 반도체는 신제품이 출시돼 높은 판매가격으로 형성되어도, 용량이 가격 상승폭 이상으로 늘어나면서 수요자에게 유리하게 되며, 비트당 가격이 더 낮게 형성되어 공급자에게도 유리한 구조가 됩니다. 그러나 실질적으로는 용량이 증가하면 칩 사이즈도 증가하고 기타 변수도 많이 발생하며, 기획 단계와는 다르게 출시가격은 출시 시기 등 시장 변수에 따라 변동성이 커집니다.

2-2. 칩 크기 극소화 → 칩당 낮은 원가 형성

<그림4> 웨이퍼 내 칩(Chip) 수 증가에 따른 칩당 원가 인하 @칩 개수 및 가격은 임의설정

웨이퍼 상의 칩 수를 늘리려면 물리적인 방법으로 칩의 면적을 극소화해야 합니다. 이를 위해 회로 선 폭을 줄이거나, 셀 효율(Cell Efficiency)을 최대화해 칩의 크기를 줄입니다. 그런데 회로 선 폭을 좁히면 소자(TR)의 신뢰성과 기능이 취약해지는 단점이 있습니다. 따라서 셀 크기를 계속 작게만 할 수는 없으므로 칩의 개수를 증가시키기 위한 최적의 설계 조건을 찾는 것이 디자인 룰(Design Rule)입니다.

협의의 디자인 룰은 디자인상의 동작 특성을 확보하면서 도체 라인 폭 및 도체와 도체 라인 사이의 물리적인 공간(Space)에 대한 최적의 조건의 레이아웃(Layout)을 의미합니다. 하지만 광의의 디자인 룰은 여기에 더해, 프로세스 상태와 패키지의 물리적 형태, 인가되는 전기적인 조건(Electrical Condition) 등 여러 인자에 대한 최적의 조건을 세팅하는 것입니다. 웨이퍼 내 칩의 개수를 극대화하는 것은 웨이퍼 장당 가격을 높일 수 있게 되어, 결국 칩당 원가를 줄일 수 있는 여유를 갖게 됩니다.

3. 반도체 IDM 업체들의 흥망성쇠

<그림5> 연도에 따른 글로벌 D램 IDM 업체 수 변화 @글로벌 D램 시장 점유율 3% 이하 업체는 제외

1970년 인텔을 시작으로 메모리 반도체 사업은 채산성 있는 사업으로 인식되기 시작했고, 미국의 20여 개 전자업체가 뛰어들며 미국 주도의 산업으로 진행돼 왔습니다. 1980년대에는 일본에서 히다치를 주축으로 10여 개 글로벌 전자업체가 참여해 우후죽순으로 반도체 사업의 대성황을 이뤘습니다. 이후 반도체 산업 열풍은 한국으로도 번져 삼성전자, SK하이닉스(구 현대전자), LG반도체 등 3각 체제가 확립됐지요. 또한, 유럽에서도 역시 SGS-톰슨 등 10여 개 가까운 여러 ITC 업체들의 좋은 먹거리가 됐습니다. 이렇게 70~90년대에 걸쳐 약 40여 개 업체가 참여했지만, 원가절감 전쟁으로 10년마다 약 10개 기업체가 사라져갔습니다. 두 번의 치열한 치킨게임으로 기술력을 갖춘 굴지의 기업체들이 떨어져 나갔고, 현재는 D램 IDM 업체 3곳(삼성전자, SK하이닉스, 마이크론)과 NAND IDM 업체 4곳(삼성전자, SK하이닉스, 키옥시아(구 도시바), 마이크론)이 입지를 굳히고 있습니다.

※ 본 칼럼은 반도체/ICT에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.

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